[发明专利]存算一体电路和基于存算一体电路的数据运算方法

说明书

本发明实施例公开了一种存算一体电路和基于存算一体电路的数据运算方法，涉及存储器技术领域。所述存算一体电路，包括：配置单元，用于在预设精度误差范围内，计算在一次加法运算中所述存储单元的个数的最大值；选通单元，用于根据所述最大值提供选通信号；存算单元，根据所述选通信号将所述存储阵列按行和列分块以得到至少一个子块，所述存算单元用于根据所述选通信号每次选通一个所述子块，以分块对待运算数据和所述存储阵列的存储数据做乘加运算；模数转换单元，用于将每一个所述子块的模拟运算结果模数转换为数字运算结果；累加求和单元，对所述至少一个子块的所述数字运算结果做加法运算，得到所述存算一体电路的乘加运算结果。

技术领域

本发明涉及存储器技术领域，具体涉及一种存算一体电路和基于存算一体电路的数据运算方法。

背景技术

在传统冯诺依曼计算体系结构中，存储器与处理器是分离的，两者之间通过数据总线进行连接，数据处理需要在存储器与处理器之间来回传输。但是，随着大数据应用的兴起，海量数据的传输与处理使得传统冯诺依曼计算体系结构面临带宽与功耗的双重挑战，分别称为存储墙与功耗墙问题。为了解决这两个难题，近年来，受到人脑中突触能同时进行记忆和计算的启发，计算机架构中的存算一体(Processing-In-Memory,PIM)技术开始得到人们的广泛研究。

相关技术中，通过在由非易失性存储器组成的存储单元阵列中直接进行数据运算来实现数据的存储和运算一体化。然而，在实际工作中存储单元的输出电流往往存在电流偏差，这降低了存算一体电路的数据运算精度。

发明内容

为了克服相关技术中存在的存储单元的输出电流存在电流偏差致使存算一体电路的运算精度低的问题，本发明实施例提供了一种存算一体电路和基于存算一体电路的数据运算方法。

根据本发明的一方面，提供一种存算一体电路，包括：

配置单元，用于基于存储单元的输出电流偏差，在对所述存储单元的输出电流进行加法运算的预设精度误差范围内，计算在一次加法运算中所述存储单元的个数的最大值；

选通单元，与所述配置单元相连，用于根据所述最大值提供选通信号；

存算单元，包括由多个所述存储单元组成的存储阵列，根据所述选通信号将所述存储阵列按行和列分块以得到至少一个子块，每一个所述子块中所述存储单元的行数小于等于所述最大值，

所述存算单元用于根据所述选通信号每次选通一个所述子块，以分块对待运算数据和所述存储阵列的存储数据做乘加运算；

模数转换单元，与所述存算单元相连，用于将每一个所述子块的模拟运算结果模数转换为数字运算结果；以及

累加求和单元，对所述至少一个子块的所述数字运算结果做加法运算，得到所述存算一体电路的乘加运算结果。

可选地，所述存储单元包括非易失性存储器，所述非易失性存储器包括：浮栅场效应管和SONOS场效应管。

可选地，所述累加求和单元，包括：

加法器，用于对所述至少一个子块的所述数字运算结果做加法运算；

计数器，用于计数所述至少一个子块的所述数字运算结果的当前累加次数；

判断电路，用于根据所述当前累加次数，为所述加法器提供反馈信号，

根据所述反馈信号，如果所述当前累加次数小于所述子块的个数减一，则所述加法器对当前累加结果和下一个所述子块的所述数字运算结果做加法运算，

如果所述当前累加次数大于等于所述子块的个数减一，则所述加法器将所述当前累加结果作为所述存算一体电路的乘加运算结果。

可选地，所述存算单元包括：