[发明专利]四重图形的制作方法在审
申请号: | 201910849748.1 | 申请日: | 2019-09-09 |
公开(公告)号: | CN112462580A | 公开(公告)日: | 2021-03-09 |
发明(设计)人: | 王科;曾伟雄;李天慧;于星 | 申请(专利权)人: | 芯恩(青岛)集成电路有限公司 |
主分类号: | G03F7/32 | 分类号: | G03F7/32;G03F7/40;G03F1/68;H01L21/027 |
代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 罗泳文 |
地址: | 266000 山东省青岛市*** | 国省代码: | 山东;37 |
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摘要: | |||
搜索关键词: | 图形 制作方法 | ||
本发明提供一种四重图形的制作方法,其主要采用正性光刻胶的负性显影方法,通过进行若干次的正胶曝光‑负性显影以及表成像技术,在基底上制作出四重图形,然后通过刻蚀将四重图形转移至硬掩膜中。本发明的制作方法具有低成本、高工艺效率的优点。另外,本发明通过正性光刻胶的曝光及负显影方法制作图形,可有效提高的图形精度,为图形特征尺寸的微缩提供有效的保证。
技术领域
本发明涉及集成电路制造技术领域,特别是涉及一种四重图形的制作方法。
背景技术
随着集成电路设计的最小线宽和间距的不断缩小,当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时,光刻成像就会发生严重的畸变,从而导致光刻图形质量的严重下降。双重曝光(Double Pattern)技术和自对准四重图形(Self-aligned QuadruplePatterning,SAQP)技术的应用,可以大大减小光学邻近效应的影响,并减轻单模收缩(single pattern shrinkage)的问题,实现更小的图形特征尺寸(Critical dimension,CD)。
然而上述的双重曝光技术和自对准四重图形曝光技术,工艺复杂,成本高,而且当集成电路芯片工艺进入到7nm及以下节点后,应用这些技术后的光刻后尺寸难以像预期那样进一步降低,无法满足制程线宽进一步微缩的要求。
四重图形曝光技术主要应用于14nm以下的技术节点。双重LELE(曝光-刻蚀-曝光-刻蚀-曝光-刻蚀-曝光-刻蚀,LELELELE)、LFLFLFLE(曝光-化学冻结-曝光-化学冻结-曝光-化学冻结-曝光-刻蚀)和SADP(自对准双图案)是传统的工艺方法。但是,基于LELELELE工艺和LFLFLFLE工艺的四倍图案需要将原来的单次曝光增加到四次曝光,这大大增加了成本,限制了其应用范围。
SAQP(自对准四重图形)是四重图形制作过程的一种变体。SAQP是连续的两个SADP(自对准双重图形)工艺过程,它必须有两次硬掩模层和两次侧墙间隔物的沉积,然而,采用原子层沉积(ALD)技术沉积侧墙间隔材料,沉积过程非常缓慢,会大大降低工艺效率。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种四重图形的制作方法,用于解决现有技术中四重图形制作成本较高或者工艺效率较低的问题。
为实现上述目的及其他相关目的,本发明提供一种四重图形的制作方法,所述制作方法包括步骤:1)提供一基底,所述基底表面形成有硬掩膜,于所述硬掩膜表面形成第一正性光刻胶层,对所述第一正性光刻胶层进行第一光掩膜曝光,采用负性显影液去除未曝光的第一正性光刻胶层以形成第一成像图形;2)于所述第一成像图形上表面及侧壁形成第一掩膜层;3)于所述硬掩膜表面形成第二正性光刻胶层,对所述第二正性光刻胶层进行第二光掩膜曝光,采用负性显影液去除未曝光的第二正性光刻胶层以形成第二成像图形;4)于所述第二成像图形上表面及侧壁形成第二掩膜层;5)去除所述第一成像图形上表面的第一掩膜层及去除所述第二成像图形上表面的第二掩膜层,以显露所述第一成像图形及所述第二成像图形;6)选择性去除所述第一成像图形及所述第二成像图形,保留位于所述第一成像图形侧壁的两第一掩膜层及位于所述第二成像图形侧壁的两第二掩膜层,以形成所述四重图形。
可选地,还包括步骤:7)基于所述第一掩膜层及所述第二掩膜层刻蚀所述硬掩膜,以将所述四重图形转移至所述硬掩膜。
可选地,所述第一成像图形及所述第二成像图形相间排布。
可选地,步骤2)于所述第一成像图形上表面及侧壁形成第一掩膜层包括:2-1)对所述第一成像图形进行烘烤;2-2)于所述第一成像图形上表面及侧壁形成烷基硅化层;2-3)对所述烷基硅化层进行氧化处理,以在所述第一成像图形上表面及侧壁形成二氧化硅层,作为所述第一掩膜层。
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