[发明专利]一种探测器阵列芯片及其制备方法

说明书

本申请适用于半导体芯片技术领域，提供了一种探测器阵列芯片及其制备方法，其中，所述探测器阵列芯片包括：第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；第二外延层，形成于所述第一外延层的上表面；第三外延层，形成于所述第二外延层上；上电极层，形成于所述第三外延层上；下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面。该探测器阵列芯片采用正面入射和背面封装，具有较高的量子效率，并且封装简单，表面面积的利用率高。

技术领域

本申请属于半导体技术领域，尤其涉及一种探测器阵列芯片及其制备方法。

背景技术

随着科技的迅速发展，人类社会已经进入了高度信息化的智能时代，探测器和传感器在很多应用领域起着越来越重要的角色。基于半导体的固态探测器由于体积小、便于集成等优势在国际上受到越来越多的关注。

然而，大规模探测器阵列，尤其是大规模二维探测器阵列的设计面临着严峻的布线问题。首先，大规模的布线设计难度很大，其次，大规模布线会占据一定的芯片面积，导致芯片的面积利用率降低，而且，布线不合理还会导致像元之间的信号串扰。为解决该问题，一般不采用正面布线，而是采用倒贴封装和背面入射的探测方式。但是，传统的背面入射方式涉及到背面减薄和抛光工艺，由于背面减薄受限，会留下较厚的缓冲层，而且抛光会引起表面粗糙度较大，影响光子吸收，较厚的缓冲层和较大的表面粗糙度导致探测器的量子效率较低。

发明内容

有鉴于此，本申请提供了一种探测器阵列芯片及其制备方法，以解决现有技术中的探测器阵列芯片布线难以及芯片的面积利用率低的问题。

本申请实施例的第一方面，提供了一种探测器阵列芯片，所述探测器阵列芯片包括：

第一外延层，所述第一外延层包括由两个以上的相互隔离的有源区组成的有源区阵列；

第二外延层，形成于所述第一外延层的上表面；

第三外延层，形成于所述第二外延层上；

上电极层，形成于所述第三外延层上；

下电极层，所述下电极层包括与所述有源区的数量一致的下电极，每个所述下电极形成于一个与其对应的有源区的下表面。

基于第一方面，在第一种可能的实现方式中，所述第一外延层为重掺杂的P型半导体外延层，所述第二外延层为轻掺杂的N型半导体外延层，所述第三外延层为重掺杂的N型半导体外延层，所述上电极层为N型电极，所述下电极层为P型电极；或者，

所述第一外延层为重掺杂的N型半导体外延层，所述第二外延层为轻掺杂的P型半导体外延层，所述第三外延层为重掺杂的P型半导体外延层，所述上电极层为P型电极，所述下电极层为N型电极。

基于第一方面第一种可能的实现方式，在第二种可能的实现方式中，所述有源区之间采用台面刻蚀或离子注入的方式进行隔离。

基于第一方面第二种可能的实现方式，在第三种可能的实现方式中，所述有源区的下表面为圆形，该圆形的直径范围在10微米至300微米之间，且，相邻有源区之间的间隔在10微米至300微米之间。

基于第一方面及第一方面上述任一种可能的实现方式，在第四种可能的实现方式中，所述探测器阵列芯片还包括增透膜层，所述增透膜层覆盖于所述第三外延层上除所述上电极层之外的区域。

基于第一方面及第一方面上述任一种可能的实现方式，在第五种可能的实现方式中，所述探测器阵列芯片还包括钝化层，所述钝化层覆盖于所述探测器阵列芯片的下表面除所述下电极层之外的区域。

本申请实施例的第二方面，提供了一种探测器阵列芯片的制备方法，所述制备方法包括：