[发明专利]神经网络智能芯片及其形成方法在审
申请号: | 201910826619.0 | 申请日: | 2019-09-03 |
公开(公告)号: | CN112447202A | 公开(公告)日: | 2021-03-05 |
发明(设计)人: | 余兴 | 申请(专利权)人: | 芯盟科技有限公司 |
主分类号: | G11C5/02 | 分类号: | G11C5/02;G11C5/06;G06N3/063 |
代理公司: | 上海盈盛知识产权代理事务所(普通合伙) 31294 | 代理人: | 孙佳胤;董琳 |
地址: | 314400 浙江省嘉兴市海宁市海*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 神经网络 智能 芯片 及其 形成 方法 | ||
本发明涉及一种神经网络智能芯片及其形成方法,所述神经网络智能芯片包括:计算模块,所述计算模块包括若干逻辑单元和若干缓存单元,所述逻辑单元和所述缓存单元一一对应连接,所述逻辑单元用于对对应的所述缓存单元进行读/写数据操作;存储模块,包括若干存储单元,至少一个所述存储单元与至少一个所述缓存单元对应连接。所述神经网络智能芯片的计算效率提高。
技术领域
本发明涉及智能芯片领域,尤其涉及一种神经网络智能芯片及其形成方法。
背景技术
如今,需要大量高速运算及大量高速读写存储器的芯片被广泛应用,例如基于神经网络的人工智能芯片已被证明在许多应用中能够起到辅助作用。基于神经网络的芯片的一般结构虽然在人工智能领域取得了瞩目的成果,但是由于运算量和数据量巨大,目前智能芯片的计算速度依旧面临巨大的挑战。
现有的智能芯片中,通常将数据存放于神经网络芯片外部的DRAM存储器内。存储芯片与神经网络计算芯片之间通过外部转接板的封装连线连接。由于外部转接板的空间有限,限制了连线的数量与距离,导致DRAM存储器与神经网络计算芯片之间的数据传输带宽受限;并且由于外部转接板的接口处存在大电容,数据传输承受着沉重的负载,导致功耗较高;以及外部封装连线具有高电容和高电感,限制了数据传输上限和功耗下限。并且,目前神经网络计算芯片内通过SRAM存储器与外部的DRAM存储器之间进行数据的传输和存储,因此,SRAM存储器的数量也进一步限制了与DRAM存储器之间的数据传输速度。为了提高芯片运算速度,若使用了大量的SRAM存储器,SRAM占用的芯片面积较大,因而又会导致成本和功耗增大。以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。还有一种方法是将智能芯片采用SoC的设计,但是由于嵌入式的存储器并不能像SRAM一样跟逻辑单元/线路一起被简单地制作出来,因此增加了整个成本和功耗增大,跟增大SRAM相比,成本未必下降,虽然总存储量可以大一点,但复杂度高更多。
以上这些问题均导致了智能芯片的运算速度面临较大的瓶颈。
发明内容
本发明所要解决的技术问题是,提供一种神经网络智能芯片及其形成方法,以提高智能芯片的运算速度。
为了解决上述问题,本发明提供了一种神经网络智能芯片,包括:计算模块,所述计算模块包括若干逻辑单元和若干缓存单元,所述逻辑单元和所述缓存单元一一对应连接,所述逻辑单元用于对对应的所述缓存单元进行读/写数据操作;存储模块,包括若干存储单元,至少一个所述存储单元与至少一个所述缓存单元对应连接。
可选的,所述若干逻辑单元和所述若干缓存单元形成于同一逻辑基底内,所述逻辑单元和缓存单元之间通过形成于所述逻辑基底内的互连电路形成电连接。
可选的,所述若干存储单元形成于单层存储基底或多层堆叠连接的存储基底内。
可选的,所述存储基底和逻辑基底堆叠连接。
可选的,所述存储基底与所述逻辑基底之间通过键合形成电连接。
可选的,所述存储基底与所述逻辑基底内均形成有互连结构,所述存储基底与所述逻辑基底之间通过所述互连结构实现电连接。
可选的,所述缓存单元包括SRAM存储阵列;所述存储单元包括:DRAM存储阵列、PCRAM存储阵列、MRAM存储阵列、RRAM存储阵列、SRAM存储阵列、NOR存储阵列、NAND存储阵列以及FRAM存储阵列中的任意一种或几种存储阵列。
本发明的具体实施方式也提供一种神经网络智能芯片的形成方法,包括:形成计算模块,所述计算模块包括若干逻辑单元和若干缓存单元,所述逻辑单元和所述缓存单元一一对应连接,所述逻辑单元用于对对应的所述缓存单元进行读/写数据操作;形成存储模块,包括若干存储单元;将至少一个所述存储单元与至少一个所述缓存单元对应连接。
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