[发明专利]一种避免周跳的快速锁定锁相环电路

说明书

本发明公开了一种避免周跳的快速锁定锁相环电路，属于集成电路技术领域，该快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器、电荷泵、中间级电路、环路滤波器以及压控振荡器依次连接；所述压控振荡器的输出OUT连接分频器的输入IN端，所述分频器的输出OUT端与鉴频鉴相器的输入IN端连接，形成反馈通路。本发明通过调整VCO的初始输出频率，从而避免当环路启动时VCO的输出时钟频率与期望频率之间，即参考时钟频率与反馈时钟频率之间过于接近，使得环路发生周跳时，锁定时间大幅度延长。

技术领域

本发明属于集成电路技术领域，具体地涉及一种避免周跳的快速锁定锁相环电路。

背景技术

锁相环(phase locked loop)是一种频率控制系统，在电路设计中的应用非常广泛，包括时钟产生、时钟恢复、抖动与噪声降低、频率合成等等。而PLL的操作都是基于参考时钟信号和压控振荡器(VCO)输出时钟信号的反馈之间的相位差进行的。而周跳则指的是当反馈时钟频率小于参考时钟频率，此时理应是进行充电的，但由于参考时钟的相位落后于反馈时钟，使得电荷泵反而对环路滤波器进行放电。又或者是反过来当反馈时钟频率大于参考时钟频率，此时理应是进行放电的，但由于参考时钟的相位领先于反馈时钟，使得电荷泵反而对环路滤波器进行充电。这一现象往往发生在环路启动，或者频率跳变时。

而倘若参考时钟频率与反馈时钟频率非常接近，则此时电荷泵在每一个周期内的平均流出或流入的电流是非常小的，相应的VCO的控制电压Vc和VCO的输出频率的变化也是非常小的。这就导致参考时钟与反馈时钟之间的相位变化变得缓慢，从而使得环路锁定时间大大增加，特别是在Kvco以及环路带宽较小的系统中，这一情况尤为严重。

而在传统的设计中，为了加快环路锁定的速度，避免因为周跳导致的环路锁定时间的大大延长，会在锁定过程中，通过在电荷泵中增加额外的电流来增加环路带宽，降低环路锁定的时间，并在环路锁定后再将额外的电荷泵关闭。这样既降低了环路锁定后的环路带宽，从而降低系统的输出噪声，又加快了环路锁定的过程。但这同样也在一定程度上增加了系统的功耗，增加了电路的复杂度。

发明内容.

本发明的目的在于不增加电路复杂度以及系统功耗的情况下，提供一种避免周跳的快速锁定锁相环电路。

本发明不同于传统的避免周跳的锁相环电路，其中并没有增加额外的电荷泵，而是通过调整环路启动时，VCO的初始控制电压来改变VCO的初始输出频率，使其与期望频率有一定的差距，并给出10-20个参考时钟周期的时间使参考时钟的相位确实领先于或者落后于反馈时钟。从而避免上述的由于参考时钟频率与反馈时钟频率过于接近而导致在锁定过程中两者之间的相位变化过于缓慢，使得锁定时间大大增加的情况。

为实现上述目的，本发明是通过以下技术方案实现的：一种避免周跳的快速锁定锁相环电路，所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。