[发明专利]ESD保护单元的测试及加固方法

说明书

本发明公开了一种ESD保护单元的测试及加固方法，ESD保护单元设置在待测试芯片中，包括：对待测试芯片施加ESD放电应力；对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效；若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点；对ESD保护单元中的失效点进行加固仿真测试；在测试结果满足要求时，对待测试芯片进行加固；对加固后的芯片重新施加ESD放电应力，并进行监测，直至结果判断为ESD有效为止。本实施例提供的ESD保护单元的测试及加固方法，通过EDA软件对ESD保护单元进行仿真测试，保证芯片通过ESD设计要求并在正常工作状态下具备较高的鲁棒性。

技术领域

本发明是关于集成电路，特别是关于一种ESD保护单元的测试及加固方法。

背景技术

对于集成电路，静电放电(英文全称：Electro-Static discharge，英文缩写：ESD)现象伴随产品的整个周期，在制造、封装、运输和使用的过程中，都有可能受到ESD事件的威胁。当外部环境或者芯片内部积累了一定量的电荷，且芯片管脚和外界相接，导致积累的电荷流入或者流出芯片，产生瞬间的大电流和高电压，从而损伤芯片。同时静电放电过程还会存在热效应，可以导致金属-氧化物半导体场效应晶体管MOSFET的融化，发生热击穿。通常情况下，由于器件结构和尺寸的限制，先进工艺制程集成电路芯片ESD防护能力不断下降，55nm及以下工艺栅氧厚度下降到了2nm以下，对ESD事件更加敏感和脆弱。德州仪器公司的调查结果显示，约有58％的芯片失效和ESD有关。ESD事件最显著的特点就是瞬间电压高。如果没有有效的防护措施，芯片就极容易因为ESD而损毁。在芯片设计后端或量产定型阶段如何精确评估芯片ESD失效模式，精确定位失效位置是改进芯片ESD设计和工艺的重要前提和支撑。因此，优化测试流程、开发新的芯片ESD保护单元及研究现有保护单元的加固技术，从而提升芯片ESD鲁棒性是集成电路行业一直关注的问题。

现有技术中，在芯片量产阶段要进行ESD等级测试，具体方法为：按照产品设计手册进行不同放电模式下的ESD测试，测试完成后自动给出产品是否符合DATA Sheet给定的ESD防护等级。随后将结果反馈给设计人员，设计人员针对失效进行芯片加固等操作。

基于此，本申请的发明人发现，此种测试方法虽然能测得出产品是否符合ESD设计要求，但是设计人员无法根据测试结果对芯片进行改进，需要基于经验进行ESD防护电路的加固，此做法要求相关人员具备大量的ESD电路设计经验，对工程师要求较高，影响产品量产进度、增加成本。并且，针对ESD失效不能给出如何提升ESD防护等级的技术措施，属于被动测试型。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

发明内容

本发明的目的在于提供一种ESD保护单元的测试及加固方法，其能够主动的对ESD进行测试及加固仿真，提高加固的成功率。

为实现上述目的，本发明提供了一种ESD保护单元的测试及加固方法，ESD保护单元设置在待测试芯片中，包括：对待测试芯片施加ESD放电应力；对待测试芯片的管脚进行监测，根据监测结果判断是否为ESD失效；若判断结果为ESD失效，则对待测试芯片进行开封，通过结构分析确定待测试芯片的ESD保护单元中的失效点；对ESD保护单元中的失效点进行加固仿真测试；在测试结果满足要求时，对待测试芯片进行加固；对加固后的芯片重新施加ESD放电应力，并进行监测，直至结果判断为ESD有效为止。

在一优选的实施方式中，所述根据监测结果判断是否为ESD失效包括：若监测结果在待测试芯片的设定阈值范围内，并且满足功能测试，则判断为ESD有效。

在一优选的实施方式中，所述根据监测结果判断是否为ESD失效还包括：若监测结果在待测试芯片的设定阈值范围外，或不满足功能测试，则判断为ESD失效。