[发明专利]一种多协议高速serdes测试实现方法及系统

说明书

本发明公开了一种多协议高速serdes测试实现方法及系统，涉及测试领域，该方法包括将对应待测试高速serdes接口的测试文件在CPU中进行校验，得到校验码，所述测试文件为含有伪随机码的数据包，且数据包的帧头与待测试高速serdes接口的协议对应；通过待测试高速serdes接口，将FPGA文件和测试文件发送至测试平台的FPGA，所述FPGA文件中包含用于对测试文件进行校验的校验算法；FPGA校验测试文件，并将校验得到的校验码通过待测试高速serdes接口发送至CPU；CPU接收FPGA发送的校验码，并与之前校验得到的校验码进行比对，完成高速serdes接口的测试。本发明能够极大提升高速serdes接口的测试效率。

技术领域

本发明涉及测试领域，具体涉及一种多协议高速serdes测试实现方法及系统。

背景技术

随着嵌入式技术的发展，摩尔定律的不断进步，工艺水平的不断提高，以及小型化需求的不断增强和数据吞吐量的不断增大，一片嵌入式CPU(Central Processing Unit，中央处理器)上集成的功能越来越多，速率也越来越高，为了兼顾产品生命周期、开发周期等因素，以及结合更广阔的使用场景等综合因素，CPU的高速serdes(SERializer-DESerializer，串行器-解串器)接口会兼容不同的协议标准，诸如PCI-E(peripheralcomponent interconnect express，高速串行计算机扩展总线标准)协议标准接口、SGMII(Serial Gigabit Media Independent Interface，串行介质独立媒体接口)协议标准接口、SATA(Serial Advanced Technology Attachment，计算机总线)协议接口标准、XFI协议接口(10吉比特每秒的芯片间电气接口规范)等。

在当前的通用设计中，上述协议及接口一般都是基于应用场景而设定的，通过不同的CPU配置字来实现，每一种场景对应一种配置字，配置字写到RCW文件中，即在应用场景设定之初便固定了相关的配置字文件，系统运行之后就无法进行修改。对于CPU高速接口的测试，目前通用的做法是针对不同的应用场景，单独设计测试平台去实现高速接口及协议的测试和验证，但是面对日益更新的CPU技术以及高速接口的灵活配置，通用做法已经显得捉襟见肘，不能实现同一款CPU不同应用场景的高速接口验证工作，或者造成人力、物力以及财力的极大浪费才能实现相关的验证，亟需新的方法来实现测试和验证。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种多协议高速serdes测试实现方法及系统，能够极大提升高速serdes接口的测试效率。

为达到以上目的，本发明提供的一种多协议高速serdes测试实现方法，包括以下步骤：

将对应待测试高速serdes接口的测试文件在CPU中进行校验，得到校验码，所述测试文件为含有伪随机码的数据包，且数据包的帧头与待测试高速serdes接口的协议对应；

通过待测试高速serdes接口，将FPGA文件和测试文件发送至测试平台的FPGA，所述FPGA文件中包含用于对测试文件进行校验的校验算法；

FPGA校验测试文件，并将校验得到的校验码通过待测试高速serdes接口发送至CPU；

CPU接收FPGA发送的校验码，并与之前校验得到的校验码进行比对，完成高速serdes接口的测试。

在上述技术方案的基础上，所述数据包中含有校验字节，所述校验字节用于当通过校验算法对测试文件进行校验时得到校验码。

在上述技术方案的基础上，所述将对应待测试高速serdes接口的测试文件在CPU中进行校验，得到校验码，具体步骤包括：

将FPGA文件，以及对应待测试高速serdes接口的测试文件加载至CPU对应的非易失性存储Flash中，所述FPGA文件中包含用于对测试文件进行校验的校验算法；