[发明专利]一种多协议高速serdes测试实现方法及系统

权利要求书

1.一种多协议高速serdes测试实现方法，其特征在于，包括以下步骤：

将对应待测试高速serdes接口的测试文件在CPU中进行校验，得到校验码，所述测试文件为含有伪随机码的数据包，且数据包的帧头与待测试高速serdes接口的协议对应，且每一个待测试高速serdes接口对应一种协议；

通过待测试高速serdes接口，将FPGA文件和测试文件发送至测试平台的FPGA，所述FPGA文件中包含用于对测试文件进行校验的校验算法；

FPGA校验测试文件，并将校验得到的校验码通过待测试高速serdes接口发送至CPU；

CPU接收FPGA发送的校验码，并与之前校验得到的校验码进行比对，完成高速serdes接口的测试；

其中，所述数据包中含有校验字节，所述校验字节用于当通过校验算法对测试文件进行校验时得到校验码。

2.如权利要求1所述的一种多协议高速serdes测试实现方法，其特征在于，所述将对应待测试高速serdes接口的测试文件在CPU中进行校验，得到校验码，具体步骤包括：

将FPGA文件，以及对应待测试高速serdes接口的测试文件加载至CPU对应的非易失性存储Flash中，所述FPGA文件中包含用于对测试文件进行校验的校验算法；

CPU通过校验算法校验测试文件，解析出数据包中插入的校验字节，得到校验码。

3.如权利要求1所述的一种多协议高速serdes测试实现方法，其特征在于：

所述通过待测试高速serdes接口，将FPGA文件和测试文件发送至测试平台的FPGA，具体步骤为：将FPGA文件和测试文件编译成对应待测试高速serdes接口协议的格式文件，然后通过待测试高速serdes接口将编译后的FPGA文件和测试文件发送至测试平台的FPGA；

所述将校验得到的校验码通过待测试高速serdes接口发送至CPU，具体步骤为：将校验得到的校验码编译成对应待测试高速serdes接口协议的格式文件，然后通过待测试高速serdes接口发送至CPU。

4.如权利要求1所述的一种多协议高速serdes测试实现方法，其特征在于：所述测试文件在CPU中和FPGA中均检验设定次数，若每一次测试文件在CPU中校验得到的校验码，与每一次测试文件在FPGA中校验得到的校验码相同，则测试通过，若否，则终止测试。

5.一种多协议高速serdes测试实现系统，其特征在于，包括PC和测试平台；

所述PC用于连接待测试CPU，以将测试文件通过交换机发送至待测试CPU，当测试文件到达待测试CPU后，待测试CPU校验测试文件得到校验码，同时待测试CPU将测试文件和FPGA文件发送至对应当前待测试CPU的测试平台的FPGA，然后将待测试CPU校验测试文件得到的校验码和FPGA校验测试文件得到的校验码进行比对，所述FPGA文件中包含用于对测试文件进行校验的校验算法，所述测试文件为含有伪随机码的数据包，且数据包的帧头与待测试CPU中待测试高速serdes接口的协议对应，且每一个待测试高速serdes接口对应一种协议；

所述测试平台用于通过待测试高速serdes接口连接待测试CPU，且所述测试平台中的FPGA用于校验待测试CPU发送的测试文件得到校验码，并将得到的校验码通过待测试高速serdes接口发送至待测试CPU；

其中，所述数据包中含有校验字节，所述校验字节用于当通过校验算法对测试文件进行校验时得到校验码。

6.如权利要求5所述的一种多协议高速serdes测试实现系统，其特征在于：所述待测试CPU校验测试文件得到校验码，具体过程包括：

将FPGA文件，以及对应待测试高速serdes接口的测试文件加载至CPU对应的非易失性存储flash中，所述FPGA文件中包含用于对测试文件进行校验的校验算法；

CPU通过校验算法校验测试文件，解析出数据包中插入的校验字节，得到校验码。