[发明专利]氧化层缺陷现象风险评估测试键及利用其的测试方法

说明书

本发明涉及氧化层缺陷现象风险评估测试键及利用其的测试方法，涉及半导体集成电路可靠性测试，通过在氧化层缺陷现象风险评估测试键中设置多个测试结构，每个测试结构的栅极区由多个子栅极区按矩阵排列构成，因此可通过设置栅极区中子栅极区的个数得到不同面积的栅极区，再配合外围的金属线和二极管，可实现对尺寸不同的测试结构同时进行栅氧层缺陷风险评估，从而减少常规测结构的数量以及测试时间。

技术领域

本发明涉及半导体集成电路可靠性测试，尤其涉及一种氧化层缺陷现象风险评估测试键及利用其的测试方法。

背景技术

随着半导体工业的发展，集成电路向体积小、速度快、低功耗方向发展。半导体器件的特征尺寸不断按比例缩小，尺寸越小出现可靠性问题的可能性越大，因此在半导体集成电路技术领域，半导体集成电路可靠性测试越来越重要。

在28HKMG等平台的开发过程中，由于金属栅极(Metal Gate)一般采用化学机械研磨工艺CMP来进行减薄，并且CMP工艺有严重的负载效应(loading effect)现象，在不同金属栅极密度(metal gate density)区域有不同的表现。最终表现为过磨或有金属栅极金属残留，由此会导致栅极击穿时有大量的缺陷，从而发生初始失效。具体的，可参阅图1，图1为金属栅极结构缺陷的示意图。金属栅极结构包括主体衬底(bulk)110、有源区(AA)120以及多晶硅(poly)130，随着半导体集成电路集成度的提高，通常主体衬底与有源区之间要符合Minimal rule(即间距最小),有源区与多晶硅栅不重叠部分的宽度也要符合Minimalrule。前述两点的尺寸越小，缺陷(Defect)140越容易造成短路，则更容易发现缺陷。

因此需要设计不同的测试结构来探测金属栅极CMP工艺的健康度。由于一般的测试结构都是一个结构只含有一种设计，以此来判定哪种设计下的CMP工艺风险更高，因此会有多个不同的测试结构。在测试时也需要相应的进行多次测试，进而需要较多的测试时间。具体的，可参阅图2，图2为现有技术的栅氧层击穿测试结构的示意图，在栅氧层击穿测试结构设计中，包括测试结构100和金属连线200及焊盘300，其中测试结构TK(Test Key)是由主体衬底(bulk)110、有源区120以及多晶硅130等结构组成用来模拟集成电路器件在加速实验中的可靠性寿命的一种氧化层击穿测试结构。在现有技术中需要设计多个不同的测试结构来探测金属栅极CMP工艺的健康度，需要较多的测试时间。

发明内容

本发明的目的在于提供一种氧化层缺陷现象风险评估测试键，以实现对尺寸不同的测试结构同时进行栅氧层缺陷风险评估，从而减少常规测结构的数量以及测试时间。

本发明提供的氧化层缺陷现象风险评估测试键，包括：多个测试结构，其中每一测试结构包括一栅极区，栅极区位于主体衬底上，栅极区由多个子栅极区按矩阵排列构成，其中每一子栅极区由有源区和位于有源区上的多晶硅构成，主体衬底上包括基极、源极和漏极，栅极区包括栅极，栅极、基极、源极和漏极的通孔引出，并源极、漏极的通孔与栅极的间距为设计规则允许的最小距离；多个测试结构的基极、源极和漏极分别通过金属线引出后并联连接至同一个测试焊垫PADB，多个测试结构的栅极区分别与一二极管串联之后再分别通过金属线引出后并联连接至同一测试焊垫PADA，并多个测试结构的栅极区分别通过金属线引出后连接至与每一测试结构的栅极区对应的测试焊垫PADx，x从1至n不等，n为测试结构的个数。

更进一步的，设置不同栅极区内的子栅极区的有源区和多晶硅的排布不同。

更进一步的，子栅极区包括有源区和位于有源区上的多晶硅，其中有源区和多晶硅都为块状结构。

更进一步的，子栅极区包括有源区和位于有源区上的多晶硅，其中有源区为块状结构，多晶硅为条状结构。

更进一步的，一条多晶硅与相邻条多晶硅之间符合间距最小原则。

更进一步的，子栅极区包括有源区和位于有源区上的多晶硅，其中多晶硅为块状结构，有源区为条状结构。