[发明专利]用于使用操作的混合精度分解的较高精度计算的计算机处理器

说明书

本文中详述的实施例关于浮点值的算术操作。示例性处理器包括解码电路，该解码电路用于对指令解码，其中该指令指定多个操作数的位置，这些操作数的值按照浮点格式。示例性处理器进一步包括执行电路，该执行电路用于执行经解码的指令，其中执行包括：转换每个操作数的值，每个值被转换为多个较低精度的值，其中为每个操作数存储指数；在从多个操作数的值转换而来的较低精度的值之间执行算术操作；以及通过将来自算术操作的所得到的值转换为浮点格式来生成浮点值，并存储浮点值。

技术领域

本发明的实施例关于计算机处理器架构领域，更具体地关于对用于计算机处理器架构内的算术操作的值的精度转换。

背景技术

矩阵、向量和其他多维数据集在诸如机器学习和其他批量数据处理之类的许多计算任务中正日益重要。对这些多维数据集中的浮点数据元素执行算术操作可能是资源密集型的和/或在计算上耗时的。

附图说明

通过参考用于示出本发明的实施例的以下描述和所附附图，可最佳地理解本发明。在附图中：

图1示出根据本发明的一个实施例的操作：将每个值从浮点值转换为多个整数以用于算术操作，并且将来自这些算术操作的所得到的值往回重构为浮点。

图2A示出根据本发明的一个实施例的用于将FP32值转换为三个无符号8位整数的伪代码。

图2B示出根据本发明的一个实施例的用于将FP32值转换为两个无符号16位整数的伪代码。

图2C示出根据本发明的一个实施例的用于将FP32值转换为三个有符号8位整数的伪代码。

图2D示出根据本发明的一个实施例的用于将FP32值转换为四个无符号8位整数的伪代码。

图2E示出根据本发明的一个实施例的用于从四个有符号8位整数重构FP32值的伪代码。

图3示出相比先前方式使用浮点到多个整数方式的本发明的实施例的数据准确性。

图4示出根据本发明的一个实施例的操作：将每个值从值转换为多个较低精度的浮点以用于算术操作，并且将来自这些算术操作的所得到的值往回重构为浮点。

图5A示出根据本发明的一个实施例的用于将FP32值转换为两个bfloat16值的伪代码。

图5B示出根据本发明的一个实施例的用于从两个bfloat16值构造FP32值的伪代码。

图6示出相比先前方式使用浮点到多个较低精度浮点方式的本发明的实施例的数据准确性。

图7A是示出根据本发明的一个实施例的算术操作的流程图，该算术操作包括：将浮点值转换为多个较低精度的值，并且将所得到的值往回重构为浮点。

图7B是示出根据本发明的一个实施例的从浮点值到多个较低精度的值的值转换的流程图。

图8A是示出根据本发明的实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线两者的框图。

图8B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核两者的框图。

图9是根据本发明的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图。

图10示出根据本发明的一个实施例的系统的框图。

图11示出根据本发明的实施例的第二系统的框图。

图12示出根据本发明的实施例的第三系统的框图。

图13示出根据本发明的实施例的芯片上系统(SoC)的框图。