[发明专利]用于使用操作的混合精度分解的较高精度计算的计算机处理器

权利要求书

1.一种处理器，包括：

解码电路，用于对指令解码，其中，所述指令指定多个操作数的位置，所述多个操作数的值为浮点格式；以及

执行电路，用于执行经解码的指令，所述执行包括用于：

转换每个操作数的值，每个值被转换为多个较低精度的值，其中，将为每个操作数存储指数；

在从所述多个操作数的值转换而来的较低精度的值之间执行算术操作；以及

通过将来自所述算术操作的所得到的值转换为所述浮点格式来生成浮点值，并存储所述浮点值。

2.如权利要求1所述的处理器，其中，转换操作数的值用于：

使用多个位来表示被转换为所述多个较低精度的值的每个值，所述多个位至少包括第一多个位和第二多个位；

标识所述多个位中的用于第一较低精度的值的所述第一多个位以对所述每个值进行逼近；以及

标识不与所述第一多个位重叠的用于第二较低精度的值的所述第二多个位以表示所述第一较低精度的值的所述逼近的其余部分，

其中，所述第一较低精度的值和所述第二较低精度的值用于与来自一个或多个其他操作数的较低精度的值执行所述算术操作。

3.如权利要求1或2所述的处理器，其中，转换操作数的值进一步用于：

基于值的值范围和所述多个较低精度的值来确定用于所述操作数的指数，所述多个较低精度的值各自都是整数值；以及

基于所述值范围将所述每个值量子化为整数值。

4.如权利要求3所述的处理器，其中，所述值范围基于检查所述操作数的所有值而被确定。

5.如权利要求2所述的处理器，其中，所述第一较低精度的值和所述第二较低精度的值中的每一个是较低精度的浮点值。

6.如权利要求1或2所述的处理器，其中，所述执行电路包括一个或多个专用乘法器-累加器MAC电路，并且所述一个或多个专用MAC电路用于执行整数乘法-累加操作。

7.如权利要求6所述的处理器，其中，每个MAC电路是融合乘加FMA电路。

8.如权利要求1或2所述的处理器，其中，每个操作数指定矩阵、向量、或多维张量或标量。

9.如权利要求1或2所述的处理器，其中，所述多个较低精度的值基于由所述指令指定的服务质量QoS来确定。

10.如权利要求1或2所述的处理器，其中，要执行的所述算术操作的数量基于由所述指令指定的服务质量QoS要求。

11.一种方法，包括：

对指令解码，其中，所述指令指定多个操作数的位置，所述多个操作数的值为浮点格式；以及

执行经解码的指令以用于：

转换每个操作数的值，每个值被转换为多个较低精度的值，其中，将为每个操作数存储指数；

在从所述多个操作数的值转换而来的较低精度的值之间执行算术操作；以及

通过将来自所述算术操作的所得到的值转换为所述浮点格式来生成浮点值，并存储所述浮点值。

12.如权利要求11所述的方法，其中，转换操作数的值用于：

使用多个位来表示被转换为所述多个较低精度的值的每个值，所述多个位至少包括第一多个位和第二多个位；

标识所述多个位中的用于第一较低精度的值的所述第一多个位以对所述每个值进行逼近；以及

标识不与所述第一多个位重叠的用于第二较低精度的值的所述第二多个位以表示所述第一较低精度的值的所述逼近的其余部分，

其中，所述第一较低精度的值和所述第二较低精度的值用于与来自一个或多个其他操作数的较低精度的值执行所述算术操作。