[发明专利]一种抗辐射加固衬底结构

说明书

本发明公开一种抗辐射加固衬底，包括基底、N型宽禁带半导体层、第一P型掺杂层、P型外延层，所述N型宽禁带半导体层位于基底之上，所述第一P型掺杂层位于N型宽禁带半导体层之上，所述P型外延层位于第一P型掺杂层之上；本发明应用了P型重掺杂基底/N型轻掺杂宽禁带半导体层/第一P型重掺杂掺杂层结构方案，使N型宽禁带半导体层全耗尽，有效提高了基底到有源层的势垒高度，阻挡基底由于辐射射线产生的电子被漏极收集，同时N型宽禁带半导体层良好的抗辐射特性，增强衬底的抗单粒子辐照特性；此外，N型宽禁带半导体层降低了衬底泄漏电流，此复合衬底的器件兼顾了SOI衬底器件的优良特性，还解决了由于埋氧层导致的抗总剂量辐照能力差等问题。

技术领域

本发明涉及半导体技术领域，特别是涉及一种抗辐射加固衬底结构。

背景技术

随着空间技术、核动力及核武器的发展，核辐射环境与电子技术的关系越来越密切。为了满足航天技术的发展对集成电路抗辐照性能的要求，卫星和宇宙飞船的某些关键核心集成电路需要使用抗辐照加固器件。因此航天事业的发展和宇宙探索的进步，促使研究者们深入研究空间自然辐射环境对集成电路性能的影响，并寻找可行的加固方法。

目前，CMOS(Complementary Metal-Oxide-Semiconductor)集成电路是主要由以传统体硅为衬底的器件以及以SOI(Silicon on Insulator)结构为衬底的器件构成。体硅衬底器件在空间辐射环境中对辐射射线，譬如高能质子和重离子非常敏感，更易导致单粒子闭锁的发生。而SOI衬底器件的绝缘层可以降低辐照的单粒子对电路层的影响，具有更好的抗单粒子辐射性能，但是辐射射线电离而出的空穴等载流子，会在SOI中的SiO₂/Si界面上累积，引入大量的陷阱电荷，发生总剂量效应，严重影响集成电路的性能。

以往集成电路的抗辐射的加固方法多从电路级别考虑，不但容易增大电路版图面积，还有增加电路了的功耗。因此需根据传统体硅衬底以及SOI衬底器件的不足，在器件衬底级别，重新设计加固方式，以改善集成电路的抗辐射特性。

发明内容

本发明的目的是提供一种抗辐射加固衬底结构，以解决上述现有技术存在的问题，来改善集成电路的抗辐射特性。

为实现上述目的，本发明提供了如下方案：一种抗辐射加固衬底结构，包括由下到上依次层叠设置的基底、N型宽禁带半导体层、第一P型掺杂层、P型外延层，所述的基底为单一P型底层或混合层，所述混合层包括第二P型掺杂层、P型底层。

优选地，所述单一P型底层掺杂浓度大于1×10¹⁸cm^-3。

优选地，所述第二P型掺杂层在P型底层上方，掺杂浓度大于1×10¹⁸cm^-3，厚度大于200nm。

优选地，所述的N型宽禁带半导体层为禁带宽度大于硅的材料，厚度范围10～300nm，浓度范围1×10¹⁵～1×10¹⁷cm^-3。

优选地，所述第一P型掺杂层，掺杂浓度大于1×10¹⁸cm^-3，厚度大于200nm。

优选地，所述P型外延层，掺杂浓度大于1×10¹⁵cm^-3，厚度大于1μm。

优选地，所述N型宽禁带半导体层处于全耗尽状态，所述N型宽禁带半导体层与所述的基底构成异质结结构。