[发明专利]多核架构的同步信号产生电路、芯片和同步方法及装置

说明书

本公开提供一种多核架构的同步信号产生电路、芯片和同步方法及装置，其包括：用于为M个节点组产生同步信号，节点组中包括至少一个节点，M为大于等于1的整数；同步信号产生电路包括：同步信号生成单元和M个组准备信号生成单元；M个组准备信号生成单元与M个节点组一一对应；M个组准备信号生成单元中的第一组准备信号生成单元与待同步的第一节点组中的K个节点相连接；第一组准备信号生成单元用于为待同步的第一节点组生成第一待启动信号，K为大于等于1的整数；M个组准备信号生成单元的输出端与同步信号生成单元相连接，同步信号生成单元根据第一待启动信号生成第一同步信号，第一同步信号用于指示第一节点组内的K个节点开始同步。

技术领域

本发明涉及一种基于多核架构的同步信号产生电路、芯片和相关方法及装置。

背景技术

随着科学技术的发展，人类社会正在快速进入智能时代。智能时代的重要特点，就是人们获得数据的种类越来越多，获得数据的量越来越大，而对处理数据的速度要求越来越高。芯片是数据处理的基石，它从根本上决定了处理数据的能力。为了提高芯片的数据处理能力，除了通过芯片的处理速度和定制化的专用芯片外，芯片之间的并行计算模型也是当前的研究热点。

在现有的并行计算模型中，BSP计算模型(Bulk Synchronous ParallelComputing Model)是一种整体同步并行计算模型，它可以用于系统级应用中，例如多服务器组成的计算机群进行并行计算，也可以用于芯片级应用中，例如多(众)核芯片进行并行计算。BSP计算模型能够有效避免死锁，掩盖具体的互连网络拓扑，又简化了通信协议，还能够采用障碍同步的方式以硬件实现的全局同步是在可控的粗粒度级，从而提供了执行紧耦合同步式并行算法的有效方式。

然而，在目前的BSP计算模型中，各节点要通过总线或者片上网络发送消息给控制器，具有较大的延时，当节点数量较多的时候，会显著加大总线或者片上网络的负载，且控制器需要对每一个节点发送的消息进行处理，因此，控制器与节点之间的信号传递效率较低，延时较大，增大了整体系统的误差，而为了降低这种误差，经常会增加控制各节点的软件的复杂性，导致整体系统的效率进一步降低。

发明内容

本发明有鉴于上述现有技术的状况而完成，其目的在于提供一种能够降低整体延迟，提高信号传递效率并减小传输负担的基于多核架构的同步并行装置及其控制方法。

为此，本公开的第1方面提供了一种同步信号产生电路，其特征在于：所述同步信号产生电路用于为M个节点组产生同步信号，所述节点组中包括至少一个节点，所述M为大于等于1的整数；所述同步信号产生电路包括：同步信号生成单元和M个组准备信号生成单元；所述M个组准备信号生成单元与所述M个节点组一一对应；所述M个组准备信号生成单元中的第一组准备信号生成单元与待同步的第一节点组中的K个节点相连接；所述第一组准备信号生成单元用于为所述待同步的第一节点组生成第一待启动信号，所述K为大于等于1的整数；所述M个组准备信号生成单元的输出端与所述同步信号生成单元相连接；所述同步信号生成单元根据所述第一待启动信号生成第一同步信号，所述第一同步信号用于指示所述第一节点组内的所述K个节点开始同步。

在本公开第1方面所涉及的同步信号产生电路中，M个组准备信号生成单元与M个节点组一一对应，并且第一组准备信号生成单元与待同步的第一节点组中的K个节点相连接，第一组准备信号生成单元用于为待同步的第一节点组生成第一待启动信号，同步信号生成单元根据第一待启动信号生成第一同步信号，第一节点组内的K个节点开始同步，由此，同步信号生成单元能够同时对多个待启动信号进行处理，以及M个组准备信号生成单元和同步信号生成单元能够独立地进行信号的传递。