[发明专利]多核架构的同步信号产生电路、芯片和同步方法及装置

权利要求书

1.一种同步信号产生电路，其特征在于：所述同步信号产生电路用于为M个节点组产生同步信号，所述节点组中包括至少一个节点，所述M为大于等于1的整数；

所述同步信号产生电路包括：同步信号生成单元和M个组准备信号生成单元；

所述M个组准备信号生成单元与所述M个节点组一一对应；

所述M个组准备信号生成单元中的第一组准备信号生成单元与待同步的第一节点组中的K个节点相连接；所述第一组准备信号生成单元用于为所述待同步的第一节点组生成第一待启动信号，所述K为大于等于1的整数；

所述M个组准备信号生成单元的输出端与所述同步信号生成单元相连接；

所述同步信号生成单元根据所述第一待启动信号生成第一同步信号，所述第一同步信号用于指示所述第一节点组内的所述K个节点开始同步。

2.根据权利要求1所述的同步信号产生电路，其特征在于：所述第一组准备信号生成单元用于为所述待同步的第一节点组生成第一待启动信号，包括：

所述第一准备信号生成单元用于根据所述待同步的第一节点组中的全部K个节点的准备信号生成所述第一待启动信号。

3.根据权利要求1或2所述的同步信号产生电路，其特征在于：所述同步信号生成单元包括：M个屏蔽单元、M个待同步组指示单元和M个组同步信号生成单元；

所述M个待同步组指示单元分别与所述M个屏蔽单元相连接；

所述M个屏蔽单元中的每个屏蔽单元的输入端与所述M个组准备信号生成单元的输出端相连接；

所述M个屏蔽单元的输出端分别与所述M个组同步信号生成单元中对应的组同步信号生成单元相连接；

所述M个屏蔽单元中的第一屏蔽单元根据连接在其上的第一待同步组指示单元的指示，输出第一组的准同步信号；

所述M个组同步信号产生单元中的第一组同步信号生成单元根据所述第一组的准同步信号生成所述第一组的同步信号。

4.根据权利要求3所述的同步信号产生电路，其特征在于：所述待同步组指示单元包括寄存器；

所述寄存器包括至少M个寄存器位，所述M个寄存器位与所述M个节点组一一对应，所述M个寄存器位中与所述待同步的第一节点组对应的寄存器位被配置为第一值，所述M个寄存器位中与所述M个节点组中除所述待同步的第一节点组之外的节点组对应的寄存器位被配置为第二值。

5.根据权利要求1-4任一项所述的同步信号产生电路，其特征在于：所述第一同步信号用于指示所述第一节点组内的所述K个节点开始同步，包括：所述第一同步信号用于指示所述第一节点组内的所述K个节点同时开始计算，或同时开始传输数据。

6.一种芯片，包括如权利要求1-5所述的同步信号产生电路，以及N个处理节点，所述N个处理节点被分为M个处理节点组，其中，所述N为大于1的整数，M小于等于N。

7.根据权利要求6所述的芯片，其特征在于：还包括N个第一通信硬件线路，所述N个第一通信硬件线路用于传输从所述N个处理节点发送至对应的组准备信号生成单元的准备信号。

8.根据权利要求7所述的芯片，其特征在于：还包括N个第二通信硬件线路，所述N个第二通信硬件线路用于传输从同步信号生成单元发送至对应处理节点的同步信号。

9.根据权利要求6-8任一项所述的芯片，其特征在于：还包括控制单元，所述控制单元用于改变寄存器的设置。

10.根据权利要求6-9任一项所述的芯片，其特征在于：还包括控制单元，所述控制单元用于控制处理节点组中的各个处理节点的任务的执行和分配。

11.根据权利要求6-10任一项所述的芯片，其特征在于：所述N个处理节点包括RISC-V核。