[发明专利]晶片级测试方法和系统

说明书

本发明实施例涉及晶片级测试方法和系统。本公开提供用于测试半导体装置的方法和系统。所述方法包含以下操作。提供上面形成有IC的晶片。通过使所述IC的电压在第一周期期间升高到第一电压电平来为所述IC供能。将应力信号施加到所述IC。在第一周期之后的第二周期期间，所述应力信号包含多个序列。所述序列中的每一者具有斜升阶段和斜降阶段。所述应力信号致使所述IC的所述电压在第二电压电平与第三电压电平之间变动。在施加所述应力信号之后，确定所述IC是否符合测试准则。

技术领域

本发明实施例涉及晶片级测试方法和系统。

背景技术

在半导体制造中，晶片通常经历大量的工艺来形成集成电路。执行各种晶片级测试，以确定所述集成电路在各种条件和晶片接受性下的性能和可靠性。利用晶片级可靠性测试来检测与在集成电路的制造期间所产生的缺陷相关联的早期故障的潜在性。一般来说，可靠性测试涉及使用例如开/关电力循环和施加超过正常操作条件的电压等各种技术来加应力于所述集成电路。然而，归因于集成电路在测试期间的非预期损坏或降级，当前测试技术可提供无效可靠性评定，因此用于测试的更有效加应力方法是必须的。

发明内容

本发明的一实施例涉及一种方法，其包括：提供上面形成有集成电路IC的晶片；通过使所述IC的电压在第一周期期间升高到第一电压电平来为所述IC供能；向所述IC施加在所述第一周期之后的第二周期期间包含多个序列的应力信号，所述序列中的每一者具有斜升阶段和斜降阶段，其中所述应力信号致使所述IC的所述电压在第二电压电平与第三电压电平之间变动；以及在施加所述应力信号之后，确定所述IC是否符合测试准则。

本发明的一实施例涉及一种方法，其包括：提供上面形成有集成电路IC的晶片；通过使IC的电压在第一周期期间升高到第一电压电平来为所述IC供能；向所述IC施加在所述第一周期之后的第二周期期间包含多个斜升阶段和多个斜降阶段的应力信号，其中所述斜升阶段和所述斜降阶段是交替施加的；以及在施加所述应力信号之后，确定所述IC是否符合测试准则。

本发明的一实施例涉及一种用于测试半导体装置的系统，其包括：信号产生器，其经配置以在第一周期期间产生第一电压电平，且在所述第一周期之后的第二周期期间产生应力信号，所述应力信号在所述第一周期之后的所述第二周期期间包含多个序列，所述序列中的每一者具有斜升阶段和斜降阶段，其中所述应力信号致使IC的电压在第二电压电平与第三电压电平之间变动；耦合器，其经配置以将所述信号产生器耦合到形成于晶片上的集成电路IC；以及模块，其经配置以在所述应力信号施加到所述IC之后，确定所述IC是否符合测试准则。

附图说明

当结合附图阅读时从以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准实践，各种特征不是按比例绘制的。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。

图1是根据本公开的一些实施例的用于测试半导体装置的系统的简图。

图2A是根据本公开的一些实施例的用于测试晶片的多步电力信号的图解。

图2B是根据本公开的一些实施例的序列的多步斜升和斜降阶段的图解。

图3A是用于在常规动态电压应力测试方法中测试晶片的单步电力信号的图解。

图3B是用于在常规升高电压应力测试方法中测试晶片的单步电力信号的图解。

图4是根据本公开的一些实施例的用于测试晶片的多步电力信号的图解。

图5是根据本公开的一些实施例的用于测试晶片的多步电力信号的图解。

图6是根据本公开的一些实施例的用于测试晶片的多步电力信号的图解。

图7是说明根据本公开的一些实施例的方法的流程图。

图8是说明根据本公开的一些实施例的方法的流程图。