[发明专利]半导体结构以及其制备方法

说明书

本公开提供一种半导体结构及其制备方法。该半导体结构包括一半导体基底、在该半导体基底上的一第一柱体与一第二柱体、在该半导体基底上的一隔离层，以及埋置在该隔离层中的一第一接触垫与一第二接触垫。第一柱体的一第一上表面是高于第二柱体的一第二上表面。隔离层是侧向地围绕第一柱体及第二柱体。第一接触垫是位在第一柱体上。第二接触垫是位在第二柱体上，且第一接触垫的一第一垫宽并未大于第二接触垫的一第二垫宽。

技术领域

本公开主张2018/12/13申请的美国临时申请案第62/779,165号及2019/03/25申请的美国正式申请案第16/363,866号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

本公开涉及一种半导体结构以及其制备方法。特别涉及一种半导体结构以及其包括一自对准蚀刻制程(self-aligned etching process)的制备方法。

背景技术

半导体装置基本上用于许多现代应用。随着电子科技的进步，半导体装置持续地变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体装置的小型化，位在柱体上的接触垫的宽度正变得越来越小。

由于对位不准(misalignment)，在半导体结构的复杂的结构及表面技术是会影像蚀刻制程。因此，是提供使用一自校准蚀刻制程(self-aligned etching process)以及一沉积制程的一种用于形成接触垫的方法。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

发明内容

本公开的一实施例提供一种半导体结构。该半导体结构包括一基底；一第一柱体与一第二柱体，是均位在该半导体基底上，其中该第一柱体的一第一上表面是高于该第二柱体的一第二上表面；一隔离层，位在该半导体基底上，其中该隔离层是侧向地围绕该第一柱体及该第二柱体；一第一接触垫，埋置在该隔离层中，其中该第一接触垫是位在该第一柱体上；以及一第二接触垫，埋置在该隔离层中，其中该第二接触垫是位在该第二柱体上，且该第一接触垫的一第一垫宽并未大于该第二接触垫的一第二垫宽。

在本公开的一些实施例中，该半导体结构还包括一蚀刻终止层(etch stoplayer)，位在该半导体基底与该隔离层之间，其中该蚀刻终止层是侧向地围绕该第一柱体及该第二柱体。

在本公开的一些实施例中，该第二柱体具有一第二柱宽，该第二柱宽并未大于该第一柱体的一第一柱宽。

在本公开的一些实施例中，该第一柱宽是大于该第二柱宽。

在本公开的一些实施例中，该第一柱体及该第二柱体是被使用在一磁阻式随机存取记忆体胞(magnetic random-access memory(MRAM)cell)中。

在本公开的一些实施例中，该半导体结构还包括一第一阻障层(first barrierlayer)，围绕该第一接触垫设置，其中该第一阻障层是位在该隔离层与该第一接触垫之间；以及一第二阻障层，围绕该第二接触垫设置，其中该第二阻障层是位在该隔离层与该第二接触垫之间。

在本公开的一些实施例中，该第一接触垫与该第二接触垫是由铜(Cu)所制。