[发明专利]半导体封装、芯片贴装膜及其制造方法在审
申请号: | 201910738425.5 | 申请日: | 2019-08-12 |
公开(公告)号: | CN111725073A | 公开(公告)日: | 2020-09-29 |
发明(设计)人: | 岸博明 | 申请(专利权)人: | 株式会社东芝;东芝电子元件及存储装置株式会社 |
主分类号: | H01L21/48 | 分类号: | H01L21/48;H01L23/488;H01L23/367;H01L23/373 |
代理公司: | 永新专利商标代理有限公司 72002 | 代理人: | 牛玉婷 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 封装 芯片 贴装膜 及其 制造 方法 | ||
1.一种芯片贴装膜的制造方法,其中,具备如下工序:
在支承板上形成多个柱的工序;
在所述柱之间形成热传导率比所述柱的热传导率低的粘合剂层的工序;以及
去除所述支承板的工序。
2.根据权利要求1所述的芯片贴装膜的制造方法,其中,
所述柱包含金属。
3.根据权利要求2所述的芯片贴装膜的制造方法,其中,
所述金属是铜。
4.根据权利要求2所述的芯片贴装膜的制造方法,其中,
形成所述柱的工序中具有对所述金属进行电镀的工序。
5.根据权利要求4所述的芯片贴装膜的制造方法,其中,
所述支承板为绝缘性,
形成所述柱的工序中还具有在所述支承板上选择性地形成与电源电位连接的籽晶层的工序,
对所述籽晶层进行所述电镀。
6.根据权利要求5所述的芯片贴装膜的制造方法,其中,
形成所述柱的工序中还具有:
在进行所述电镀的工序之前,形成覆盖所述支承板并使所述籽晶层露出的抗蚀剂图案的工序;以及
在进行所述电镀的工序之后,将所述抗蚀剂图案去除的工序。
7.根据权利要求2所述的芯片贴装膜的制造方法,其中,
形成所述柱的工序中具有如下工序:
在所述支承板上选择性地形成籽晶层的工序;
形成覆盖所述支承板并使所述籽晶层露出的抗蚀剂图案的工序;
在所述籽晶层上对所述金属进行化学镀的工序;以及
去除所述抗蚀剂图案的工序。
8.根据权利要求2所述的芯片贴装膜的制造方法,其中,
所述支承板包含母材以及设于所述母材上的树脂带,
形成所述柱的工序中具有如下工序:
在所述树脂带上形成掩模图案的工序,该掩模图案形成有开口部;
在所述树脂带上以及所述掩模图案上形成金属层的工序;
将所述掩模图案以及形成在所述掩模图案上的所述金属层去除的工序;以及
将所述金属层的残留部分作为籽晶层而对所述金属进行电镀的工序,
去除所述支承板的工序中具有将所述树脂带去除的工序。
9.根据权利要求1所述的芯片贴装膜的制造方法,其中,
形成所述粘合剂层的工序中具有如下工序:
将粘合材料以覆盖所述柱的方式配置在所述支承板上的工序;以及
对所述粘合材料进行刮取而使所述柱的上表面露出的工序。
10.根据权利要求1所述的芯片贴装膜的制造方法,其中,
形成所述粘合剂层的工序中具有如下工序:
对所述支承板以及所述多个柱层叠粘合膜的工序;以及
通过去除所述粘合膜的上部而使所述柱的上表面露出的工序。
11.一种芯片贴装膜,其中,具备:
粘合剂层;以及
多个柱,设于所述粘合剂层中,在所述粘合剂层的第一面中露出,且热传导率比所述粘合剂层的热传导率高。
12.根据权利要求11所述的芯片贴装膜,其中,
所述柱也在所述粘合剂层的第二面上露出。
13.根据权利要求11所述的芯片贴装膜,其中,
所述柱的形状为中心轴沿所述粘合剂层的厚度方向延伸的柱状。
14.根据权利要求11所述的芯片贴装膜,其中,
所述柱的形状在从所述粘合剂层的厚度方向观察时为格子状。
15.根据权利要求11所述的芯片贴装膜,其中,
所述多个柱周期性地排列。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造