[发明专利]半导体存储装置及其制造方法

说明书

实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置中，积层体具有：第1阶梯部，以导电层中的第1导电层群向作为远离柱的方向的第2方向下降的方式成为阶梯状，且由在与第1方向及第2方向交叉的第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；第2阶梯部，以导电层中的第2导电层群向第2方向下降的方式成为阶梯状，且由在第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；以及第3阶梯部，与第1阶梯部对向地设置，以导电层中的第3导电层群向第2方向上升的方式成为阶梯状，且由在第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；从第1阶梯部的最上级的级差面的上端部到与该上端部在第3方向上处于同一位置的最下级的级差面的上端部为止的距离，大于从第3阶梯部的最上级的级差面的上端部到与该上端部在第3方向上处于同一位置的最下级的级差面的上端部为止的距离。

[相关申请案]

本申请案享有2019年3月4日申请的日本专利申请案编号2019-38626的优先权的利益，该日本专利申请案的所有内容引用在本申请案中。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

近年来，随着半导体存储装置的微细化进展，提出具有积层结构的存储单元的三维非易失性存储器。在三维非易失性存储器中，有时为了将配置在高度方向的存储单元的各层中的字线引出，而采用阶梯状的结构。业界期望使这种阶梯状的结构所占的区域尽量小。

发明内容

一实施方式提供一种能够使阶梯状的结构所占的区域变小的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备多个导电层交替地介隔绝缘层积层在第1方向而成的积层体，所述积层体具有：多个柱，以在所述积层体的所述第1方向延伸的方式配置；第1阶梯部，以所述导电层中的第1导电层群向作为远离所述柱的方向的第2方向下降的方式成为阶梯状，且由在与所述第1方向及所述第2方向交叉的第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；第2阶梯部，以所述导电层中的第2导电层群向所述第2方向下降的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；以及第3阶梯部，与所述第1阶梯部对向地设置，以所述导电层中的第3导电层群向所述第2方向上升的方式成为阶梯状，且由在所述第3方向延伸的1个阶台面与1个级差面形成1级量的阶梯，具有多个阶梯；所述第2导电层群位于比所述第1导电层群在所述第1方向上靠下方，所述第3导电层群位于在所述第1方向上与所述第1导电层群相同位置，所述第1阶梯部的所述第1导电层群中所包含的导电层的层数与所述第3阶梯部的所述第3导电层群中所包含的导电层的层数相等，从所述第1阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离，大于从所述第3阶梯部的最上级的级差面的上端部到与该上端部在所述第3方向上处于同一位置的最下级的级差面的上端部为止的距离。

附图说明

图1A及图1B是示意性地表示实施方式1的半导体存储装置的构成例的剖视图。

图2A、图2B及图2C、图3A、图3B及图3C、图4A、图4B及图4C、图5A、图5B及图5C、图6A、图6B及图6C、图7A、图7B及图7C、图8A及图8B、图9、图10、图11、图12、图13是表示实施方式1的半导体存储装置的制造处理的顺序的一例的流程图。

图14A～图14E是表示比较例的半导体存储装置的制造处理的顺序的一例的流程图。

图15A及图15B是表示比较例的半导体存储装置及实施方式1的半导体存储装置的无效区域的示意图。

图16是示意性地表示实施方式2的半导体存储装置的构成例的剖视图。

图17是示意性地表示实施方式2的半导体存储装置的构成例的剖视图。