[发明专利]半导体装置

说明书

实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。

关联申请

本申请以日本专利申请2019－27471号(申请日：2019年2月19日)为基础申请而享受优先权。本申请通过参照该基础申请而包括基础申请的全部的内容。

技术领域

实施方式涉及半导体装置。

背景技术

在沟槽栅极型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)中，例如有时由源极漏极间的电压变动引起的高电压被施加于终端区域的栅极绝缘膜而发生绝缘破坏。为了防止发生绝缘破坏，而将终端区域的栅极绝缘膜加厚时，位于相邻的栅极电极间的半导体区域的宽度变窄，变得难以使源极电极与半导体区域接触。

发明内容

实施方式提供能够避免位于终端区域的沟槽栅极的绝缘破坏的半导体装置。

实施方式的半导体装置具备半导体部、第1电极及第2电极、和第1控制电极及第2控制电极。上述第1电极设置于上述半导体部的表面上。上述第1控制电极，配置于在上述半导体部的上述表面侧所设置的第1沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘。上述第2控制电极，在上述半导体部的上述表面侧配置于与上述第1沟槽相邻的第2沟槽的内部，隔着第2绝缘膜而与上述半导体部电绝缘。上述第2电极，隔着第3绝缘膜而设置于上述半导体部的上述表面上，与上述第1控制电极及上述第2控制电极电连接。上述第2电极，与上述第1电极分离而配置。上述第1控制电极及上述第2控制电极分别具有：位于上述半导体部与上述第1电极之间的第1部分、位于上述半导体部与上述第2电极之间的第2部分、及与上述第1部分及上述第2部分相连的第3部分。上述半导体部还包括：第1导电型的第1半导体层；第2导电型的第2半导体层，设置于上述第1控制电极与上述第2控制电极之间；第1导电型的第3半导体层；及第2导电型的第4半导体层。上述第2半导体层，设置于上述第1半导体层上，并沿着上述第1控制电极及上述第2控制电极的上述第1部分、上述第3部分及上述第2部分而延伸。上述第3半导体层，选择性地设置于上述第2半导体层与上述第1电极之间。上述第4半导体层，选择性地设置于上述第2半导体层上，在上述第1控制电极及上述第2控制电极的延伸方向上沿着上述第1控制电极及上述第2控制电极的上述第3部分及上述第2部分而延伸，并包含比上述第2半导体层的第2导电型杂质高浓度的第2导电型杂质。

附图说明

图1是表示实施方式的半导体装置的示意剖视图。

图2是表示实施方式的半导体装置的其他的示意剖视图。

图3A及图3B是表示实施方式的半导体装置的示意图。

图4A及图4B是表示比较例的半导体装置的示意剖视图。

图5A及图5B是表示实施方式的变形例的半导体装置的示意剖视图。

具体实施方式

以下，对于实施的方式，参照附图进行说明。对于附图中的同一部分，附以相同符号，其详细的说明适当省略，对不同的部分进行说明。另外，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。另外，即使表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。