[发明专利]基于UVM验证方法学的AES验证装置

说明书

公开了基于UVM验证方法学的AES验证装置，该装置包括：序列产生模块、寄存器模型、适配器、AHB系统代理、AHB总线接口、AHB总线输入监测代理、AHB总线输出监测代理、AES参考模块以及计分板，AES与AHB总线连接并且所述AES包含AES内部寄存器，所述序列产生模块被配置为产生随机化的测试向量序列；寄存器模型接收所述测试向量序列并映射AES内部寄存器；适配器将所述测试向量序列转换为所述AHB系统代理可识别的AHB序列；AHB系统代理包含AHB序列发送器和AHB总线驱动；AHB总线接口操作信息被发送到所述AES参考模块的AES算法模型，所述AES算法模型的计算结果被发送到计分板；所述AHB总线输出监测代理将AES的运算结果输出到所述计分板；计分板对AES算法模型的计算结果和AES的运算结果进行比较以验证AES。

技术领域

本公开涉及通讯技术领域，尤其涉及一种基于UVM验证方法学的AES验证装置。

背景技术

摩尔定律指出，集成芯片可容纳的晶体管数目约每隔18个月便会增加一倍，性能提升一倍。随着半导体制造工艺的改进，大规模片上系统SOC和多核设计的出现，专用集成芯片设计的复杂度以指数形式增加，这使得验证工作成为芯片设计流程中的瓶颈。设计上复杂度的提高迫切需要在功能验证方面有新的技术和方法学。

AES技术是一种对称的分组加密技术，使用128位分组加密数据，提供比WEP/TKIPS的RC4算法更高的加密强度。AES的加密码表和解密码表是分开的，并且支持子密钥加密，这种做法优于以前用一个特殊的密钥解密的做法。AES算法支持任意分组大小，初始时间快。特别是它具有的并行性可以有效地利用处理器资源。由于AES内部有大量的运算以及多种模式的切换，需要通过大量不同数据的尝试才能保证代码的覆盖率以及功能的覆盖率，从而实现验证质量的提高。

通用验证方法学(Universal Verification Methodology,UVM)是一个以SystemVerilog类库为主体的验证平台开发框架，验证工程师可以利用其可重用组件构建具有标准化层次结构和接口的功能验证环境。

然而，传统的验证方法是利用verilog搭建简单的验证平台，直接编写激励。这种方法可重用性低，验证效率低并且繁琐。

发明内容

有鉴于此，本公开实施例提供一种基于UVM验证方法学的AES验证装置，以至少部分解决现有技术中存在的问题。

根据本公开实施例的一个方面，提供了一种基于UVM验证方法学的AES验证装置，该装置包括序列产生模块、寄存器模型、适配器、AHB系统代理、AHB总线接口、AHB总线输入监测代理、AHB总线输出监测代理、AES参考模块以及计分板，所述AES与所述AHB总线接口连接并且所述AES包含AES内部寄存器，其中

所述序列产生模块被配置为产生随机化的测试向量序列，所述测试向量序列包含对AES内部寄存器的读写操作；

所述寄存器模型接收所述测试向量序列并映射AES内部寄存器；

所述适配器将所述测试向量序列转换为所述AHB系统代理可识别的AHB序列；

所述AHB系统代理包含AHB序列发送器和AHB总线驱动，所述AHB序列发送器将所述AHB序列发送到所述AHB总线驱动以控制所述AHB总线接口对AES内部寄存器进行读写操作；

所述AHB总线输入监测代理接收AHB总线接口操作信息，并将所述AHB总线接口操作信息发送到所述AES参考模块的AES算法模型，所述AES算法模型的计算结果被发送到所述计分板；

所述AHB总线输出监测代理将AES的运算结果输出到所述计分板；并且

所述计分板对所述AES算法模型的计算结果和所述AES的运算结果进行比较以验证所述AES。