[发明专利]兼容SRAM总线的I3C接口电路

说明书

本发明公开一种兼容SRAM总线的I3C接口电路。该I3C接口电路包括：操作层电路，与I3C通讯控制器相连，包括与所述I3C通讯控制器相连的用于实现自定义功能的N个配置寄存器，每一所述配置寄存器对应一寄存器接口，用于与所述I3C通讯控制器进行通信；总线包装层电路，与所述操作层电路上的N个所述配置寄存器相连，并与SRAM总线相连，用于将所述配置寄存器对应的寄存器接口包装成SRAM总线接口，以实现与所述SRAM总线进行通信。该I3C接口电路可将与I3C通讯控制器相连的配置寄存器对应的寄存器接口包装成SRAM总线接口，以实现与SRAM总线相连，简化I3C通讯控制器与宿主系统的连线，提供通用灵活的总线连接方式，从而使得I3C总线设备具有更广泛的兼容性。

技术领域

本发明涉及集成电路IP核设计技术领域，尤其涉及一种兼容SRAM总线的I3C接口电路。

背景技术

IP核全称知识产权核(Intellectual Property Core)，是指某一方提供的芯片设计模块。设计人员能够以IP核为基础进行专用集成电路或现场可编程逻辑门阵列(FPGA)的逻辑设计，以缩短设计周期、提高设计质量与效率。

随着4G/5G、物联网等技术的飞速发展，传感器作为数据信息采集的入口、物联网的“心脏”，受到越来越多的重视。I2C总线因其简单、资源消耗少、多从机、低功耗等优点被广泛应用，然而随着传感器的智能化及微型化的发展趋势，传感器在I2C接口上的局限性逐渐凸显出来。为解决该问题，MIPI联盟提出了I3C接口规范，该接口规范是I2C的升级版，具有低功耗、高数据速率、支持带内中断处理等优点。

因I3C通讯协议的复杂性，I3C通讯控制器势必要有复杂的配套功能，为了使I3C通讯控制器可实现灵活控制，可使I3C通讯控制器采用自定义接口。当前I3C通讯控制器的自定义接口往往通过将各个功能的CSR寄存器(Control Status Register的简称，即控制状态寄存器)和数据缓冲寄存器(如SRAM Cache寄存器)暴露给用户，以完成用户与I3C通讯控制器的交互控制。这种方法在功能相对简单，控制规模相对小的场景下往往效率很高，因而十分奏效。但由于I3C通讯控制器的功能十分丰富，需要控制的参量非常多，应用非常灵活，在控制规模较大的场景下，通讯控制器与宿主系统连线将会变得十分繁杂，从而影响I3C通信的效率。

发明内容

本发明提供一种兼容SRAM总线的I3C接口电路，以解决通讯控制器和宿主系统连线繁杂，影响I3C通信的效率的问题。

本发明提供一种兼容SRAM总线的I3C接口电路，包括：

操作层电路，与I3C通讯控制器相连，包括与所述I3C通讯控制器相连的用于实现自定义功能的N个配置寄存器，每一所述配置寄存器对应一寄存器接口，用于与所述I3C通讯控制器进行通信；

总线包装层电路，与所述操作层电路上的N个所述配置寄存器相连，并与SRAM总线相连，用于将所述配置寄存器对应的寄存器接口包装成SRAM总线接口，以实现与所述SRAM总线进行通信。

优选地，所述总线包装层电路包括用于实现地址译码功能的地址译码器和用于实现数据读写功能的读写控制器，所述地址译码器和所述读写控制器均与所述配置寄存器相连。

优选地，所述操作层电路包括用于获取起始地址的1个基址寄存器、用于实现控制功能的N-k-1个CSR寄存器和用于实现数据缓冲功能的k个数据缓冲寄存器。

优选地，所述CSR寄存器包括基础配置寄存器、呼叫配置寄存器、预分频寄存器、SDR消息长度寄存器、DDR消息长度寄存器、静态地址寄存器、字节传输计数器、字传输计数器、SDR呼叫地址寄存器、DDR呼叫地址寄存器、读写缓冲指针寄存器、缓冲指针复位寄存器、状态寄存器和中断标识寄存器。