[发明专利]兼容SRAM总线的I3C接口电路

权利要求书

1.一种兼容SRAM总线的I3C接口电路，其特征在于，包括：

操作层电路，与I3C通讯控制器相连，包括与所述I3C通讯控制器相连的用于实现自定义功能的N个配置寄存器，每一所述配置寄存器对应一寄存器接口，用于与所述I3C通讯控制器进行通信；所述操作层电路包括用于获取起始地址的1个基址寄存器、用于实现控制功能的N-k-1个CSR寄存器和用于实现数据缓冲功能的k个数据缓冲寄存器；

总线包装层电路，与所述操作层电路上的N个所述配置寄存器相连，并与SRAM总线相连，用于将所述配置寄存器对应的寄存器接口包装成SRAM总线接口，以实现与所述SRAM总线进行通信；所述总线包装层电路包括用于实现地址译码功能的地址译码器和用于实现数据读写功能的读写控制器，所述地址译码器和所述读写控制器均与所述配置寄存器相连；

所述地址译码器包括1个基址逻辑门、N-1个译码加法器和N-1个译码逻辑门，每一所述译码加法器与一所述译码逻辑门相连；

所述基址逻辑门与所述基址寄存器相连，以配合所述基址寄存器获取所述起始地址；

每一当前译码加法器的输入端与所述基址寄存器或者上一译码加法器相连，输出端与当前译码逻辑门或者与所述当前译码逻辑门和下一译码加法器相连，用于根据所述起始地址或者上一寄存器实际地址，获取与所述当前译码逻辑门相连的所述CSR寄存器或者所述数据缓冲寄存器对应的当前寄存器实际地址，并将所述当前寄存器实际地址输入到所述当前译码逻辑门或者所述当前译码逻辑门和下一译码加法器。

2.如权利要求1所述的兼容SRAM总线的I3C接口电路，其特征在于，所述CSR寄存器包括基础配置寄存器、呼叫配置寄存器、预分频寄存器、SDR消息长度寄存器、DDR消息长度寄存器、静态地址寄存器、字节传输计数器、字传输计数器、SDR呼叫地址寄存器、DDR呼叫地址寄存器、读写缓冲指针寄存器、缓冲指针复位寄存器、状态寄存器和中断标识寄存器。

3.如权利要求1所述的兼容SRAM总线的I3C接口电路，其特征在于，所述基址寄存器的输入端与数据输入总线相连，输出端与所述地址译码器和所述读写控制器相连，用于获取与所述数据输入总线上的当前设备的起始地址，并将所述起始地址发送给所述地址译码器和所述读写控制器；

所述CSR寄存器和所述数据缓冲寄存器的输入端与所述地址译码器相连，输出端与所述读写控制器相连，以使所述地址译码器获取CSR寄存器和所述数据缓冲寄存器的实际地址，并使所述读写控制器基于所述实际地址进行读写控制。

4.如权利要求1所述的兼容SRAM总线的I3C接口电路，其特征在于，所述地址译码器包括1个基址逻辑门、N-1个译码加法器和N-1个译码逻辑门，每一所述译码加法器与一所述译码逻辑门相连；

所述基址逻辑门与所述基址寄存器相连，以配合所述基址寄存器获取所述起始地址；

每一当前译码加法器的输入端与所述基址寄存器或者上一译码加法器相连，输出端与当前译码逻辑门或者与所述当前译码逻辑门和下一译码加法器相连，用于根据所述起始地址或者上一寄存器实际地址，获取与所述当前译码逻辑门相连的所述CSR寄存器或者所述数据缓冲寄存器对应的当前寄存器实际地址，并将所述当前寄存器实际地址输入到所述当前译码逻辑门或者所述当前译码逻辑门和下一译码加法器。

5.如权利要求1所述的兼容SRAM总线的I3C接口电路，其特征在于，

当前译码加法器的第一输入端与所述基址寄存器的输出端或者上一译码加法器的输出端相连，用于接收起始地址或者上一寄存器实际地址；第二输入端与所述I3C通讯控制器相连，用于接收与所述当前译码逻辑门相连的所述CSR寄存器或者所述数据缓冲寄存器对应的偏移增量；加法输出端与所述当前译码逻辑门或者与所述当前译码逻辑门和下一译码加法器相连，用于输出基于所述起始地址或者上一寄存器实际地址和所述偏移增量获取的当前寄存器实际地址；

所述当前译码逻辑门的输入端与地址总线、写使能总线和当前译码加法器相连；输出端与所述CSR寄存器或者所述数据缓冲寄存器相连，用于根据所述地址总线输入的目标地址与所述当前寄存器实际地址的比较结果，控制所述CSR寄存器或者所述数据缓冲寄存器。