[发明专利]芯片的唤醒电路及其控制方法、芯片

权利要求书

1.一种芯片的唤醒电路，其特征在于，芯片包括唤醒引脚，所述唤醒电路包括时钟源模块和控制模块；

所述唤醒引脚依次与所述时钟源模块和所述控制模块电连接；

在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；

在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；

其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；

所述时钟源模块用于产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；

所述控制模块用于判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。

2.如权利要求1所述的芯片的唤醒电路，其特征在于，所述唤醒电路还包括反相器和或门模块；

所述反相器的输入端与所述唤醒引脚电连接，所述反相器的输出端与所述或门模块的一个输入端电连接，所述或门模块的输出端与所述时钟源模块的一端电连接；

所述时钟源模块的另一端的所述控制模块的一端电连接，所述控制模块的另一端与所述或门模块的另一输入端电连接。

3.如权利要求1或2所述的芯片的唤醒电路，其特征在于，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述预设条件为所述采样结果包括连续第一设定周期的所述低电平信号。

4.如权利要求2所述的芯片的唤醒电路，其特征在于，当将所述芯片的所述唤醒引脚设置为上拉状态时，所述唤醒电路还包括上拉电阻；

所述上拉电阻的一端与高电平端电连接，所述上拉电阻的另一端与所述反相器的输入端电连接。

5.如权利要求1或2所述的芯片的唤醒电路，其特征在于，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述预设条件为所述采样结果包括连续第二设定周期的所述高电平信号。

6.如权利要求2所述的芯片的唤醒电路，其特征在于，当将所述芯片的所述唤醒引脚设置为下拉状态时，所述唤醒电路还包括下拉电阻；

所述下拉电阻的一端与低电平端电连接，所述下拉电阻的另一端与所述反相器的输入端电连接。

7.如权利要求1所述的芯片的唤醒电路，其特征在于，在所述采样结果不满足所述预设条件时，所述控制模块用于确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，

所述设定频率包括所述芯片对应的最低时钟频率。

8.一种芯片，其特征在于，所述芯片包括权利要求1至7中任一项所述的芯片的唤醒电路。

9.一种芯片的唤醒电路的控制方法，其特征在于，所述控制方法采用权利要求1所述的芯片的唤醒电路实现，所述控制方法包括：

在所述芯片未进入低功耗模式时，将所述芯片的所述唤醒引脚设置为目标电平状态；

在所述芯片进入低功耗模式后，当所述唤醒引脚获取到电平输入信号时，则唤醒所述时钟源模块；

其中，所述目标电平状态对应的电平状态与所述电平输入信号的电平状态相反；

采用所述时钟源模块产生设定频率的时钟来对所述电平输入信号进行采样，并将采样结果发送至所述控制模块；

采用所述控制模块判断所述采样结果是否满足预设条件，若满足，则唤醒所述芯片。

10.如权利要求9所述的芯片的唤醒电路的控制方法，其特征在于，当所述目标电平状态为上拉状态时，所述电平输入信号为低电平信号，所述预设条件为所述采样结果包括连续第一设定周期的所述低电平信号。

11.如权利要求9所述的芯片的唤醒电路的控制方法，其特征在于，当所述目标电平状态为下拉状态时，所述电平输入信号为高电平信号，所述预设条件为所述采样结果包括连续第二设定周期的所述高电平信号。

12.如权利要求9所述的芯片的唤醒电路的控制方法，其特征在于，所述控制方法还包括：

在所述采样结果不满足所述预设条件时，采用所述控制模块确定所述电平输入信号为干扰信号，并控制所述芯片保持低功耗模式；和/或，

所述设定频率包括所述芯片对应的最低时钟频率。