[发明专利]一种半导体结构及其制作方法有效
| 申请号: | 201910698743.3 | 申请日: | 2019-07-31 |
| 公开(公告)号: | CN112309827B | 公开(公告)日: | 2023-05-30 |
| 发明(设计)人: | 刘佑铭 | 申请(专利权)人: | 芯恩(青岛)集成电路有限公司 |
| 主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/28;H01L29/423;H10B41/30 |
| 代理公司: | 上海光华专利事务所(普通合伙) 31219 | 代理人: | 刘星 |
| 地址: | 266000 山东省青岛市*** | 国省代码: | 山东;37 |
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| 摘要: | |||
| 搜索关键词: | 一种 半导体 结构 及其 制作方法 | ||
1.一种半导体结构的制作方法,其特征在于,包括以下步骤:
提供一衬底,形成硅复合叠层于所述衬底上,所述硅复合叠层包括多晶硅层及非晶硅层,所述非晶硅层位于所述多晶硅层上方,或者所述多晶硅层位于所述非晶硅层上方;
进行热处理以使所述非晶硅层再结晶;
其中,进行所述热处理后,所述硅复合叠层的表面粗糙度小于单一多晶硅层的表面粗糙度;
在所述非晶硅层再结晶后,对所述硅复合叠层进行离子注入。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述热处理的温度大于650 ℃,所述非晶硅层再结晶后的平均晶粒尺寸大于所述多晶硅层的平均晶粒尺寸。
3.根据权利要求1所述的半导体结构的制作方法,其特征在于:当所述非晶硅层位于所述多晶硅层上方时,所述多晶硅层的厚度占所述硅复合叠层的厚度的比例范围是5%~90%。
4.根据权利要求1所述的半导体结构的制作方法,其特征在于:当所述多晶硅层位于所述非晶硅层上方时,所述非晶硅层的厚度小于20 Å。
5.根据权利要求1所述的半导体结构的制作方法,其特征在于:形成所述多晶硅层的方法包括低压化学气相沉积法,沉积所述多晶硅层时的温度范围是600 ℃~630 ℃。
6.根据权利要求1所述的半导体结构的制作方法,其特征在于:形成所述非晶硅层的方法包括低压化学气相沉积法,沉积所述非晶硅层时的温度范围是510 ℃~540 ℃。
7.根据权利要求1所述的半导体结构的制作方法,其特征在于:所述硅复合叠层中,所述多晶硅层及所述非晶硅层中位于上方的一层是采用原位法或异位法形成。
8.一种根据权利要求1-7任意一项所述的半导体结构的制作方法制作的半导体结构,其特征在于,包括:
衬底;
硅复合叠层,位于所述衬底上,所述硅复合叠层包括多晶硅层及再结晶硅层,所述再结晶硅层由非晶硅层加热再结晶而成,所述再结晶硅层位于所述多晶硅层上方,或者所述多晶硅层位于所述再结晶硅层上方。
9.根据权利要求8所述的半导体结构,其特征在于:所述半导体结构作为存储器件,所述硅复合叠层作为所述存储器件的选择栅,所述选择栅的形式为多晶硅侧墙。
10.根据权利要求8所述的半导体结构,其特征在于:所述再结晶硅层的平均晶粒尺寸大于所述多晶硅层的平均晶粒尺寸。
11.根据权利要求8所述的半导体结构,其特征在于:当所述再结晶硅层位于所述多晶硅层上方时,所述多晶硅层的厚度占所述硅复合叠层的厚度的比例范围是5%~90%。
12.根据权利要求8所述的半导体结构,其特征在于:当所述多晶硅层位于所述再结晶硅层上方时,所述再结晶硅层的厚度小于20 Å。
13.根据权利要求8所述的半导体结构,其特征在于:所述衬底包括栅介质层,所述硅复合叠层位于所述栅介质层上。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造





