[发明专利]半导体器件

说明书

一种半导体器件包括：鳍型有源区，沿第一方向延伸、从衬底突出；多个纳米片堆叠结构；阻挡膜，覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的一对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；栅电极，在鳍型有源区上沿与第一方向交叉的第二方向延伸，栅电极包括围绕所述多个纳米片的实际栅电极和设置在阻挡膜上的虚设栅电极；以及栅极电介质层，在实际栅电极与所述多个纳米片之间以及虚设栅电极与阻挡膜之间。

技术领域

本公开涉及半导体器件，更具体地，涉及具有多栅金属氧化物半导体场效应晶体管(MOSFET)的半导体器件。

背景技术

随着半导体器件的集成度增加，半导体器件的尺寸极大地减小，并且器件的缩放达到其极限。因此，为了减小器件中的寄生电阻和电容并改善器件的性能，需要通过器件的结构变化而寻求新的方法。

发明内容

本发明构思提供了半导体器件，其具有可改善半导体器件性能的多栅极金属氧化物半导体场效应晶体管(MOSFET)。

在一些实施方式中，本公开涉及一种半导体器件，其包括：鳍型有源区，沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片堆叠结构具有沟道区域；阻挡膜，覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；栅电极，在鳍型有源区上沿与第一方向交叉的第二方向纵向延伸，栅电极包括围绕所述多个纳米片的实际栅电极和设置在阻挡膜上的虚设栅电极；以及栅极电介质层，在实际栅电极与所述多个纳米片之间以及虚设栅电极与阻挡膜之间。

在一些实施方式中，本公开涉及一种半导体器件，其包括：衬底，包括第一区域和第二区域；鳍型有源区，在第一区域和第二区域的每个中沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；阻挡膜，在第一区域中覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；多个栅电极，在鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并沿与第一方向交叉的第二方向纵向延伸；以及多个残余半导体图案，在鳍型有源区与所述多个纳米片堆叠结构之中被阻挡膜覆盖的所述成对纳米片堆叠结构的所述多个纳米片之间的空间中，其中在未被阻挡膜覆盖的纳米片堆叠结构上延伸的所述多个栅电极的一部分填充所述多个纳米片与鳍型有源区之间的空间。

在一些实施方式中，本公开涉及一种半导体器件，其包括：衬底，包括第一区域和第二区域；鳍型有源区，在第一区域和第二区域的每个中沿第一方向纵向延伸并从衬底突出；多个纳米片堆叠结构，在鳍型有源区的上表面上方隔开的位置处与鳍型有源区的上表面平行地纵向延伸，所述多个纳米片堆叠结构的每个具有多个纳米片，所述多个纳米片具有沟道区域；第一源极/漏极区域和第二源极/漏极区域，在所述多个纳米片堆叠结构之间分别设置在第一区域和第二区域中以连接到所述多个纳米片，并且由彼此不同的材料制成；第一阻挡膜，在第一区域中覆盖所述多个纳米片堆叠结构之中与鳍型有源区的两侧相邻的成对纳米片堆叠结构的每个的上表面的一部分和一个侧壁；多个栅电极，在鳍型有源区上与所述多个纳米片堆叠结构的每个的至少一部分重叠，并沿与第一方向交叉的第二方向延伸；以及栅极电介质层，在所述多个栅电极与所述多个纳米片之间，其中包括在被第一阻挡膜覆盖的所述成对纳米片堆叠结构的每个中的所述多个纳米片与栅极电介质膜间隔开，并且第一阻挡膜在它们之间，以及其中包括在所述多个纳米片堆叠结构的其余部分中的所述多个纳米片与栅极电介质层接触。

附图说明

本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1至16是按照工艺顺序示出根据本公开的示例性实施方式的制造半导体器件的方法和通过该方法制造的半导体器件的剖视图；