[发明专利]一种带端口电压保护电路的端口电路

说明书

本发明公开了一种带端口电压保护电路的端口电路，涉及集成电路领域，本申请在常规的端口电路中在驱动晶体管和端口之间串联一个端口保护晶体管，端口保护晶体管内的PN结在端口为负电压时处于反偏状态从而保护端口保护晶体管自身不被损坏，同时端口保护晶体管在端口为负电压时截止从而将驱动晶体管与端口隔离开，从而保护驱动晶体管不受到端口的负电压的损坏，使得电路能够在负压结束后正常工作，而且该保护电路不仅适用于开漏结构，也适用于开集结构，通用性好。

技术领域

本发明涉及集成电路领域，尤其是一种带端口电压保护电路的端口电路。

背景技术

在集成电路设计中，经常会用到开漏(open drain)或开集(open collector)结构来作为端口的上拉下拉电路，以开漏结构作为上拉下拉电路为例，常见的电路如图1所示，电阻R1连接至电源VDD，电阻R1另一端连接至NMOS管N1的漏极并与端口PAD相连，NMOS管N1的衬底与源极相连接至地GND，NMOS管N1的栅极连接控制信号EN。当控制信号EN为高电平时，NMOS管N1导通，导通电阻可以忽略不计，此时端口PAD上的电位被NMOS管N1拉至GND，电位为低；当控制信号EN为低电平时，NMOS管N1截至，可认为关断，此时端口PAD上的电位被上拉至VDD，电位为高。

图1是目前开漏结构作为上拉下拉电路的基本形式，结构简单、功能实用。但是，这种结构存在一些问题，使得其应用场景有限。比如，当端口PAD处产生一个负电压，由于NMOS管N1的漏极是直接与端口PAD相连，所以NMOS管N1的漏极电位也为负，但此时衬底与源极相连接至地，电位为0。根据NMOS的结构，我们可知，漏极与衬底之间存在一个PN结，当漏极为负电位，衬底为0电位时，此PN结正偏，且此时不存在限流电阻，所以PN结上电流很大，很容易将NMOS管N1烧毁，从而影响此开漏电路的功能。

发明内容

本发明人针对上述问题及技术需求，提出了一种带端口电压保护电路的端口电路，该端口电路通过在驱动晶体管和端口之间串联一个端口保护晶体管，可以避免端口产生负电压时对驱动晶体管的损坏。

本发明的技术方案如下：

一种带端口电压保护电路的端口电路，该端口电路包括受控制信号控制的驱动晶体管，驱动晶体管的控制端接收控制信号、第一端通过上拉电阻连接电源、第二端接地；驱动晶体管的第一端还通过端口保护晶体管连接到端口，端口保护晶体管内的PN结在端口为负电压时处于反偏状态，端口保护晶体管在端口为负电压时截止实现端口与驱动晶体管之间的隔离。

其进一步的技术方案为，端口保护晶体管为PMOS管，PMOS管的栅极通过限流电阻接地，PMOS管的衬底和源极相连并连接到驱动晶体管的第一端，PMOS管的漏极连接到端口，PMOS管的衬底和漏极之间形成有PN结，PN结在端口为负电压时处于反偏状态。

其进一步的技术方案为，PMOS管的源极和栅极之间串联有第一二极管，第一二极管的负极连接PMOS管的源极、正极连接PMOS管的栅极。

其进一步的技术方案为，上拉电阻与电源之间串联有第二二极管，的第二二极管的正极连接电源、负极连接上拉电阻，第二二极管实现端口与电源之间的隔离。

本发明的有益技术效果是：

本申请公开了一种带端口电压保护电路的端口电路，在常规的端口电路中在驱动晶体管和端口之间串联一个端口保护晶体管，端口保护晶体管内的PN结在端口为负电压时处于反偏状态从而保护端口保护晶体管自身不被损坏，同时端口保护晶体管在端口为负电压时截止，从而隔绝端口的负电压对驱动晶体管的损坏，这种结构可以保护驱动晶体管不受到端口的负电压的损坏，使得电路能够在负压结束后正常工作。而且该保护电路不仅适用于开漏结构，也适用于开集结构，通用性好。

本申请采用PMOS管作为端口保护晶体管串联，PMOS管的栅极通过限流电阻接地，同时在PMOS管的栅极和源极之间串联二极管，该二极管和限流电阻配和工作可以在端口产生正的大电压时保护PMOS管的栅极。