[发明专利]半导体装置及其制造方法

说明书

本发明的实施方式提供能够抑制耐压及通态电阻的不均的半导体装置及其制造方法。实施方式的半导体装置具备：具有源极区域及漏极区域的半导体部分；配置于上述源极区域与上述漏极区域之间、下部设置于上述半导体部分内、上部设置于上述半导体部分上的第1绝缘部；上述源极区域侧的端部配置于上述半导体部分上、上述漏极区域侧的端部配置于上述第1绝缘部上的栅极电极；和连续地设置于上述栅极电极中的上述漏极区域侧的端部上、上述第1绝缘部中的未被上述栅极电极覆盖的部分上及上述漏极区域中的上述第1绝缘部侧的端部上的第2绝缘部。

关联申请

本申请享有以日本专利申请2019-40448号(申请日：2019年3月6日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置及其制造方法。

背景技术

在DMOS(Double-Diffused MOSFET：双扩散MOSFET)中，为了确保耐压，提出了在漏极与信道之间形成LOCOS(Local Oxidation of Silicon，硅局部氧化)膜的技术。然而，存在下述问题：若LOCOS膜的形状不均，则DMOS的漂移长度不均、耐压及通态电阻不均。

发明内容

实施方式提供能够抑制耐压及通态电阻的不均的半导体装置及其制造方法。

实施方式的半导体装置具备：半导体部分，该半导体部分具有源极区域及漏极区域；第1绝缘部，该第1绝缘部配置于上述源极区域与上述漏极区域之间，下部设置于上述半导体部分内，上部设置于上述半导体部分上；栅极电极，其中，上述源极区域侧的端部配置于上述半导体部分中的未被上述第1绝缘部覆盖的部分上，上述漏极区域侧的端部配置于上述第1绝缘部上；和第2绝缘部，该第2绝缘部连续地设置于上述栅极电极中的上述漏极区域侧的端部上，上述第1绝缘部中的未被上述栅极电极覆盖的部分上及上述漏极区域中的上述第1绝缘部侧的端部上，且与上述栅极电极、上述第1绝缘部及上述漏极区域相接。

实施方式的半导体装置的制造方法具备以下工序：在半导体部分上选择性地形成第1绝缘层的工序；通过对上述半导体部分实施氧化处理，从而在上述半导体部分中的未被上述第1绝缘层覆盖的区域形成第1绝缘部的工序；形成第1端部配置于上述半导体部分中的未被上述第1绝缘部覆盖的部分上、第2端部配置于上述第1绝缘部上的栅极电极的工序；在整面上形成绝缘膜的工序；在上述栅极电极中的上述第2端部上、上述第1绝缘部中的未被上述栅极电极覆盖的部分上及上述半导体部分中的与被上述第1绝缘部覆盖的部分相接的部分上形成掩模材料的工序；通过以上述掩模材料作为掩模而实施蚀刻，从而将上述绝缘膜选择性地除去的工序；和通过以上述第1绝缘部、上述栅极电极及上述绝缘膜作为掩模而注入杂质，从而在上述半导体部分形成源极区域及漏极区域的工序。

附图说明

图1是表示实施方式的半导体装置的俯视图。

图2是基于图1中所示的A-A’线的截面图。

图3是表示第1实施方式的半导体装置的制造方法的俯视图。

图4是表示实施方式的半导体装置的制造方法的截面图。

图5是表示实施方式的半导体装置的制造方法的截面图。

图6是表示实施方式的半导体装置的制造方法的截面图。

图7是表示实施方式的半导体装置的制造方法的截面图。

图8是表示实施方式的半导体装置的制造方法的截面图。

图9是表示实施方式的半导体装置的制造方法的截面图。

图10是表示实施方式的半导体装置的制造方法的截面图。

图11是表示实施方式的半导体装置的制造方法的截面图。