[发明专利]半导体存储装置以及存储器系统

说明书

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：第1及第2平面(PBP)，分别包含存储单元阵列(20)，该存储单元阵列(20)包含至少能够保存第1及第2数据的多个存储单元；控制电路(16)；以及输入输出电路(10)。第1数据(低页)通过第1读出动作(BR)确定。第2数据(上页)通过第2读出动作(AR)及第3读出动作(CR)确定。在接收到第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据。在接收到第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据。

[相关申请案]

本申请案享有以日本专利申请案2019-14012号(申请日：2019年1月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高处理能力的半导体存储装置。

实施方式的半导体存储装置包含：第1及第2平面，分别包含存储单元阵列，该存储单元阵列包含至少能够保存第1及第2数据的多个存储单元；控制电路，以对读出动作及写入动作进行控制的方式构成；以及输入输出电路。第1数据通过与第1读出电压对应的第1读出动作确定。第2数据通过与第2读出电压对应的第2读出动作及与第3读出电压对应的第3读出动作确定。在从外部控制器接收指示第1数据的读出的第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据，输入输出电路将从第1平面读出的第1数据与从第2平面读出的第2数据依次输出。在从外部控制器接收指示第2数据的读出的第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据，输入输出电路将从第2平面读出的第1数据与从第1平面读出的第2数据依次输出。

附图说明

图1是具备第1实施方式的半导体存储装置的存储器系统的框图。

图2是第1实施方式的半导体存储装置的框图。

图3是第1实施方式的半导体存储装置所具备的平面的框图。

图4是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图5是表示第1实施方式的半导体存储装置所具备的输入输出电路与寄存器的连接的框图。

图6是表示第1实施方式的半导体存储装置所具备的输入输出电路与平面的连接的框图。

图7是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。

图8是表示第1实施方式的半导体存储装置所具备的逻辑物理转换电路中的逻辑物理转换的一例的图。

图9是表示第1实施方式的半导体存储装置中的读出动作的图。

图10是表示输入至第1实施方式的半导体存储装置的读出动作的指令序列的图。

图11是表示第1实施方式的半导体存储装置中的写入动作的图。

图12是表示输入至第1实施方式的半导体存储装置的写入动作的指令序列的图。

图13是表示输入至第2实施方式的第1例的半导体存储装置的读出动作的指令序列与读出动作的顺序的图。

图14是表示输入至第2实施方式的第2例的半导体存储装置的读出动作的指令序列与读出动作的顺序的图。

具体实施方式