[发明专利]用于制造半导体器件的方法

说明书

本公开涉及用于制造半导体器件的方法。本公开提供了用于制造半导体器件的方法。根据本公开的方面，在用于半导体器件的图案形成方法中，在设置在衬底上的底层中形成第一开口。通过定向蚀刻在第一轴上扩展第一开口，以在底层中形成第一凹槽。在底层上形成抗蚀剂图案。抗蚀剂图案包括与第一凹槽仅部分重叠的第二开口。通过将抗蚀剂图案用作蚀刻掩模来图案化底层，以形成第二凹槽。

技术领域

本公开涉及制造半导体集成电路的方法，并且更具体地涉及制造尺寸小于光刻分辨率极限的窄沟槽或开口图案的方法。

背景技术

在7nm或更小的半导体技术节点处，线及空间(line-and-space，L/S)图案化需要光学光刻中的间距(pitch)分辨率小于约32nm。通常，即使采用极紫外(EUV)光刻，EUV单次曝光技术(SPT)的分辨率极限为约28nm至约34nm。为了获得更小的间距图案，将需要具有两次重复光刻曝光工艺的双图案化技术(DPT)来图案化小于约32nm的L/S间距。然而，采用DPT方法的EUV的成本对于大规模生产应用来说太昂贵。

发明内容

根据本公开的一个实施例，提供了一种用于半导体器件的图案形成方法，该方法包括：在设置在衬底上方的底层中形成第一开口；通过定向蚀刻来在第一轴上扩展所述第一开口，以在所述底层中形成第一凹槽；在所述底层上方形成抗蚀剂图案，该抗蚀剂图案包括与所述第一凹槽仅部分重叠的第二开口；以及通过将所述抗蚀剂图案用作蚀刻掩模来图案化所述底层，以形成第二凹槽。

根据本公开的另一实施例，提供了一种制造半导体器件的方法，该方法包括：在衬底上方形成第一底层并在所述第一底层上方形成第二底层；在所述第一底层和所述第二底层中形成第一开口和第二开口；通过定向蚀刻来在第一轴上扩展所述第一开口和所述第二开口，以在所述第二底层中形成第一凹槽和第二凹槽；形成抗蚀剂图案，该抗蚀剂图案包括与所述第一凹槽仅部分重叠的第三开口和与所述第二凹槽仅部分重叠的第四开口；通过将所述抗蚀剂图案用作蚀刻掩模来图案化所述第二底层，以在所述第二底层中形成第一沟槽和第二沟槽；以及用导电材料填充形成在所述第一底层中的所述第一开口和所述第二开口以及形成在所述第二底层中的所述第一沟槽和所述第二沟槽。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，该方法包括：在衬底上方形成第一底层并在所述第一底层上方形成第二底层；在所述第二底层上方形成第一抗蚀剂图案，该第一抗蚀剂图案具有第一开口和第二开口；通过将所述第一抗蚀剂图案用作蚀刻掩模来图案化所述第一底层和所述第二底层，从而在所述第一底层和所述第二底层中形成第三开口和第四开口；通过定向蚀刻来在第一轴上扩展所述第三开口和所述第四开口，以在所述第二底层中形成第一凹槽和第二凹槽；形成第二抗蚀剂图案，该第二抗蚀剂图案包括与所述第一凹槽仅部分重叠的第五开口和与所述第二凹槽仅部分重叠的第六开口；以及通过将所述第二抗蚀剂图案用作蚀刻掩模来图案化所述第二底层，以在所述第二底层中形成第一沟槽和第二沟槽，其中，所述第一开口和所述第二开口彼此间隔开量S1，并且所述第一沟槽和所述第二沟槽彼此间隔开量S2，其中S1S2。

附图说明

当结合附图阅读时，从以下具体实施方式中可以最好地理解本公开的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增大或减小各种特征的尺寸。

图1A示出了根据本公开的实施例的定向图案化装置的示意图。图1B、1C、和1D示出了根据本公开的实施例的定向图案化的示意图。

图2A示出了根据本公开的实施例的制造操作的各个阶段中的一个阶段的俯视图。图2B示出了对应于图2A的线L1-L1的横截面图。

图3A示出了根据本公开的实施例的制造操作的各个阶段中的一个阶段的俯视图。图3B示出了对应于图3A的线L1-L1的横截面图。

图4A示出了根据本公开的实施例的制造操作的各个阶段中的一个阶段的俯视图。图4B示出了对应于图4A的线L1-L1的横截面图。