[发明专利]用于集成电路的闩锁免疫技术

说明书

本公开涉及用于集成电路的闩锁免疫技术。例如，在支持互补金属氧化物半导体(CMOS)集成电路的集成电路中，通过用n阱带围绕热n阱来支持闩锁免疫性，其中n阱带通过根据设计规则的指定距离与热n阱隔开。n阱带位于热n阱和其他n阱或n型扩散结构之间。

相关申请的交叉参考

本申请要求于2018年6月28日提交的美国临时申请第62/691,024号的优先权，其全部内容通过引证并入本文。

技术领域

本发明总体上涉及集成电路，并且具体地，涉及提供针对闩锁的改进免疫的集成电路设计。

背景技术

闩锁(latch-up)是集成电路内的操作条件，其中在电源节点和接地节点之间形成低阻抗路径，并且大电流可流过该低阻抗路径，引起对集成电路的损伤。触发事件(诸如电流注入或过压条件)导致形成低阻抗路径。一旦形成，反馈使得低阻抗路径继续有效，尽管触发事件本身已消散。通常要求电源的循环以消除低阻抗路径。

互补金属氧化物半导体(CMOS)类型的集成电路使用n沟道晶体管(nMOS)和p沟道晶体管(pMOS)来形成电路功能。在这些nMOS和pMOS晶体管的PN结的附近创建固有的寄生晶体管和二极管。这些寄生电路结构可形成由施加给输入节点、输出节点或电源节点中的任何节点的电流或电压脉冲触发的PNPN晶闸管(即，可控硅整流器—SCR)。触发事件(诸如在正常操作电压和/或电流水平之外发生过冲或下冲)接通晶闸管，并允许电流通过电源和接地节点之间的低阻抗路径。

图1示出了CMOS反相器电路10的截面。半导体阱12(例如，掺杂有n型掺杂物)形成在半导体衬底14(例如，掺杂有p型掺杂物)内。CMOS反相器电路10的pMOS晶体管20形成在阱12中和阱12上，并且包括分别掺杂有p型掺杂物的源极区域22和漏极区域24以及位于源极区域22和漏极区域24之间的沟道区域上方的绝缘栅电极26。CMOS反相器电路10的nMOS晶体管30形成在衬底14中和衬底14上，并且包括分别掺杂有n型掺杂物的源极区域32和漏极区域34以及位于源极区域32和漏极区域34之间的沟道区域上方的绝缘栅电极36。源极区域22连接至电源节点40，而源极区域32连接至接地节点42。栅电极26和36电连接到一起以形成CMOS反相器电路10的输入节点44。漏极区域24和34电连接到一起以形成CMOS反相器电路10的输出节点46。

pMOS晶体管20形成寄生垂直PNP双极晶体管50，其具有位于p型掺杂源极和漏极区域22和24处的发射极、位于n型掺杂阱12处的基极以及位于p型掺杂衬底14处的集电极。nMOS晶体管30形成寄生横向NPN双极晶体管52，其具有位于n型掺杂源极区域32和漏极区域34处的发射极、位于p型掺杂衬底14处的基极和位于n型掺杂阱12处的集电极。在图2中示出了这些寄生结构的等效电路示意图，图2还示出了由位于电源节点40和PNP 50的基极之间的n型掺杂阱12提供的电阻Rwell以及由位于接地节点42和NPN 52的基极之间的p型掺杂衬底14提供的电阻Rsub。

例如，闩锁现象可由pMOS晶体管20的漏极24处的电流脉冲触发，这导致漏极24和阱12之间的PN结变得正向偏置。如果该电流脉冲足够高(例如，持续足够长的时间)，则注入衬底14的载流子引起横跨衬底电阻Rsub的电降。然后，跨nMOS晶体管30的衬底14和漏极34之间的PN结的偏压可变得足够高，以导通NPN晶体管52。然后，NPN晶体管52中的集电极电流流入PNP晶体管50的基极，使得PNP晶体管50进一步导通。此时，由于正反馈，闩锁变为自我维持。释放闩锁的唯一方法是从电源节点40去除功率。

随着集成电路内nMOS和pMOS器件数量的增加，由于更多寄生双极晶体管和相关PNPN晶闸管的创建，闩锁的危险也增加。使集成电路对闩锁免疫是关键的设计目标。已知的闩锁免疫技术包括：电路元件的间距、特定电路点周围添加保护环、使用衬底约束和阱抽头以及控制衬底掺杂。

发明内容