[发明专利]III-V族半导体晶圆的减薄方法

说明书

本发明公开了一种III‑V族半导体晶圆的减薄方法，所述III‑V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，首先将所述III‑V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。相比现有技术，本发明能大幅提高晶圆背面的研磨速率，从而可在保证质量的前提下提升生产效率。

技术领域

本发明涉及一种III-V族半导体晶圆的减薄方法，属于半导体器件制造技术领域。

背景技术

III-V族化合物，是元素周期表中III族的B，Al，Ga，In和V族的N，P，As，Sb形成的化合物，通常所说的III-V族半导体是由上述III族和V族元素所形成的两元化合物，其成分化学比为1：1。III-V族化合物半导体材料在光电子器件、光电集成、超高速微电子器件和超高频微波器件及电路上已得到了重要应用，具有广阔前景。目前工业上所使用的III-V族半导体主要为砷化镓（GaAs）、磷化铟（InP）和氮化镓（GaN）。

在实际应用中，出于散热和减小芯片电路尺寸需要，III-V族半导体器件一般需要减薄至50～200 um。通常的做法是先通过外延生长、蚀刻等工艺在整块晶圆的正面制作出由一系列分割线划分出的多个器件单元，然后通过对整块晶圆的背面进行研磨来将厚度减薄，最后按照分割线将完成减薄后的晶圆分隔为一系列独立的半导体器件（芯片）。

由于III-V族半导体与硅半导体在物理性能和化学性能方面存在的较大差异，现有成熟的硅半导体研磨工艺往往无法应用于III-V族半导体，这就为III-V族半导体的减薄工艺带来了一系列问题，尤其是生产效率的问题。以GaAs晶圆减薄为例，如图1所示，现有的工艺流程是：先在砷化镓晶圆1（包括砷化镓衬底101和外延及电路层102）正面涂覆保护层3进行保护，然后用粘结剂4将晶圆1贴在托盘2上（起固定作用），用顶针7对托盘2施以压力（托盘背面中心位置有半球形凹槽设计，顶针顶住凹槽位置），将其压在研磨盘6上；研磨盘6以一定的转速转动，托盘2在摩擦力的作用下会跟着研磨盘6朝同一个时针方向旋转，同时在研磨盘6上供给研磨液5（主要成分是像氧化铝这样的高硬度颗粒或者还包括像氯化物这样具有化学蚀刻作用的成分）进行研磨。

其原理是通过硬度较高的高硬度颗粒对硬度较低的砷化镓衬底进行切削。基于此原理，研磨速率主要和压力、研磨盘转速、研磨液颗粒尺寸以及研磨液颗粒浓度有关。从当前工艺条件进行分析：1、压力越大，研磨速率越高，但加大压力后晶圆容易被压裂，另外压力增大后托盘不容易跟着研磨盘旋转，导致研磨不均，容易发生裂片。2、研磨盘转速越快，研磨速率越高；但受设备能力限制，当前转速已接近上限，优化空间有限3、研磨液颗粒尺寸越大，切削能力越强，故研磨速率越高；但使用大颗粒的研磨液会容易发生裂片，且背面粗糙度会增加，降低芯片抗压能力。4、研磨液颗粒浓度越高，研磨速率越快，但研磨液越容易凝固，从而堵塞研磨液管路。以4寸砷化镓晶圆为例，当前工艺条件下的研磨速率约为10um/min，要使原始厚度650um的晶圆减薄至140~160um的厚度，则整个研磨时间约50min，研磨速率低，研磨时间过长。

因此需要平衡研磨速率和研磨质量，而目前的工艺参数优化的空间有限，很难做到既保证产品品质，又能有效提升研磨速率。

发明内容

本发明所要解决的技术问题在于克服现有技术的不足，提供一种III-V族半导体晶圆的减薄方法，能大幅提高晶圆背面的研磨速率，从而可在保证质量的前提下提升生产效率。

本发明具体采用以下技术方案解决上述技术问题：

一种III-V族半导体晶圆的减薄方法，所述III-V族半导体晶圆具有通过多条分割线划分出的多个器件单元的正面以及与所述正面相对的背面，首先将所述III-V族半导体晶圆分割成多个独立的小块晶圆；然后对所述多个独立的小块晶圆的背面同时进行研磨，以使小块晶圆的厚度减薄。