[发明专利]一种半导体器件的刻蚀方法以及三维存储器

说明书

本发明公开了一种半导体器件的刻蚀方法以及三维存储器，其中，所述刻蚀方法包括：提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。如此，保证了干法刻蚀工艺按照预期方向进行，提高了器件的良率和工作稳定性。

技术领域

本发明涉及半导体器件及其制造领域，尤其涉及一种半导体器件的刻蚀方法以及一种三维存储器。

背景技术

存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求。在这种情况下，三维(3D)存储器应运而生。

目前，在三维存储器的制备过程中，一般先提供半导体衬底并在半导体衬底上形成叠层结构；然后，采用干法刻蚀工艺刻蚀所述叠层结构形成暴露所述半导体衬底的沟道通孔(Chanel Hole，CH)，并在CH内形成沟道结构，从而为电荷的移动和存储提供空间；此外，还需要采用干法刻蚀工艺刻蚀叠层结构形成栅缝隙(Gate Line Slit，GLS)，通过GLS去除叠层结构中的牺牲层，在牺牲层的位置填充栅极金属，并在GLS内形成器件的阵列共源极(Array Common Source，ACS)。

然而，研究人员发现，在采用干法刻蚀工艺形成GLS的过程中，刻蚀往往不能如预期的一样沿垂直半导体衬底的方向进行，而会发生朝向CH方向的倾斜；尤其是在90层以上的3D NAND存储器结构中，GLS的倾斜现象更为严重。这在一定程度上降低了器件的良率，影响了器件工作的稳定性；此外，由于GLS倾斜，CH与GLS之间的间距无法进一步缩小，为三维存储器阵列区的布局带来了阻碍。

发明内容

有鉴于此，本发明的主要目的在于提供一种半导体器件的刻蚀方法以及一种三维存储器。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种半导体器件的刻蚀方法，包括：

提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；

形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；

采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。

上述方案中，所述形成包覆所述半导体衬底的绝缘层，包括：

采用原子层沉积工艺形成包覆所述半导体衬底的绝缘层。

上述方案中，所述绝缘层的材料包括氧化硅。

上述方案中，所述绝缘层的厚度大于10nm。

上述方案中，所述半导体器件为三维存储器，所述第一导电柱为所述三维存储器的沟道层，所述狭缝为所述三维存储器的栅缝隙。

上述方案中，所述叠层结构中最顶层介质层的厚度小于所述叠层结构中其它介质层的厚度。

本发明实施例还提供了一种三维存储器，包括：半导体衬底、位于所述半导体衬底上的叠层结构以及贯穿所述叠层结构的沟道通孔；所述沟道通孔内部设置有沟道层，所述沟道层与所述半导体衬底导电连接；

所述三维存储器还包括包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域。

上述方案中，所述绝缘层的材料包括氧化硅。

上述方案中，所述绝缘层的厚度大于10nm。