[发明专利]一种半导体器件的刻蚀方法以及三维存储器有效
| 申请号： | 201910533619.1 | 申请日： | 2019-06-19 |
| 公开（公告）号： | CN110349846B | 公开（公告）日： | 2020-10-02 |
| 发明（设计）人： | 许波;杨川;谢柳群;殷姿 | 申请（专利权）人： | 长江存储科技有限责任公司 |
| 主分类号： | H01L21/033 | 分类号： | H01L21/033;H01L27/11578 |
| 代理公司： | 北京派特恩知识产权代理有限公司 11270 | 代理人： | 李梅香;张颖玲 |
| 地址： | 430074 湖北省武汉市洪山区东*** | 国省代码： | 湖北;42 |
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| 摘要： | |||
| 搜索关键词： | 一种 半导体器件 刻蚀 方法 以及 三维 存储器 | ||
1.一种半导体器件的刻蚀方法，其特征在于，包括：
提供待刻蚀的半导体结构，所述半导体结构至少包括半导体衬底、位于所述半导体衬底上的叠层结构以及位于所述叠层结构内部的第一导电柱，所述第一导电柱与所述半导体衬底导电连接；
在所述半导体衬底上形成包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；
采用干法刻蚀工艺刻蚀所述叠层结构，形成深入所述叠层结构内部的狭缝。
2.根据权利要求1所述的方法，其特征在于，所述形成包覆所述半导体衬底的绝缘层，包括：
采用原子层沉积工艺形成包覆所述半导体衬底的绝缘层。
3.根据权利要求1所述的方法，其特征在于，所述绝缘层的材料包括氧化硅。
4.根据权利要求1所述的方法，其特征在于，所述绝缘层的厚度大于10nm。
5.根据权利要求1至4中任意一项所述的方法，其特征在于，所述半导体器件为三维存储器，所述第一导电柱为所述三维存储器的沟道层，所述狭缝为所述三维存储器的栅缝隙。
6.根据权利要求5所述的方法，其特征在于，所述叠层结构中最顶层介质层的厚度小于所述叠层结构中其它介质层的厚度。
7.一种三维存储器，其特征在于，包括：半导体衬底、位于所述半导体衬底上的叠层结构以及贯穿所述叠层结构的沟道通孔；所述沟道通孔内部设置有沟道层，所述沟道层与所述半导体衬底导电连接；
所述三维存储器还包括在所述半导体衬底上形成的、包覆所述半导体衬底的绝缘层，以使所述半导体衬底表面不具有外露区域；
所述三维存储器还包括贯穿所述叠层结构的栅缝隙。
8.根据权利要求7所述的三维存储器，其特征在于，所述绝缘层的材料包括氧化硅。
9.根据权利要求7所述的三维存储器，其特征在于，所述绝缘层的厚度大于10nm。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
