[发明专利]低触发电压、高ESD电路

说明书

低触发电压、高ESD电路，本发明涉及模拟集成电路领域。本发明包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区，第一N+掺杂区与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。本发明采用把SCR结构的控制端(栅极或基极)引出，连接到触发结构上，通过触发结构来触发SCR结构触发，解决了低触发电压和工艺移植问题。

技术领域

本发明涉及模拟集成电路领域。

背景技术

模拟集成电路中，为了满足集成电路正常的生产、包装、运输等，IC芯片需要达到一定的ESD等级，通常要求达到GJB597B标准中ESD等级的2KV及以上。有些特殊器件，在系统应用中，会面临更恶劣的环境，如EOS、浪涌突波等，GJB597B标准中2KV的ESD等级通常不能满足要求，而要达到IEC61000-4-2中15KV的ESD等级，为了实现15KV ESD等级，常规芯片需要外加TVS或者压敏电阻，才能达到这样的目的。在集成电路中，也可通过集成SCR结构实现15KV ESD能力。

为了节省系统成本，提高芯片自身的可靠性，用户对芯片的ESD等级也提出15KVESD等级要求。在《多功能电能表通信协议》中，就明确要求驱动器和接收器需要达到15KVESD及以上。

在现有的15KV ESD器件中，通常在芯片中集成了SCR结构，但SCR结构的工艺移植性不好、触发电压随工艺变化较大。

发明内容

本发明所要解决的技术问题是：解决SCR结构工艺移植性问题，提供一种低触发电压、高ESD电路。

本发明解决所述技术问题采用的技术方案是，低触发电压、高ESD电路，其特征在于，包括在PAD端到接地端之间顺次串联的第一P+掺杂区、第一N+掺杂区、第二P+掺杂区、第二N+掺杂区，第一N+掺杂区与触发结构连接端形成电路连接，触发结构连接端通过第一电阻与PAD端连接。

或者，所述第二N+掺杂区通过顺次串联的第三P+掺杂区、第三N+掺杂区、第四P+掺杂区连接到接地端，第四P+掺杂区和接地端直接连接，第三N+掺杂区连接第二触发结构连接端，第二触发结构连接端通过第二电阻和接地端连接。

本发明采用把SCR结构的控制端(栅极或基极)引出，连接到触发结构上，通过触发结构来触发SCR结构触发，解决了低触发电压和工艺移植问题。

附图说明

图1为现有技术SCR结构示意图。

图2为现有技术正负耐压SCR结构示意图。

图3为本发明低触发电压、正耐压SCR结构的原理图。

图4为本发明低触发电压、正耐压SCR结构的一种实现方式的结构图。

图5为本发明低触发电压、正负耐压、SCR结构的原理图。

图6为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。

图7为本发明低触发电压、正负耐压、SCR结构的一种实现方式的结构图。

图8为典型的触发结构的示意图。

具体实施方式

参考图1的两种SCR结构，图1(a)为传统的SCR结构，触发电压由NWELL/P-SUB的击穿电压决定，虽然该结构的放电能力较大，但NWELL/P-SUB在CMOS工艺中通常在25V以上，而常规5V MOS器件的触发电压为13V左右，使得该结构难以有效保护内部器件。