[发明专利]放电用半导体集成电路以及电源系统

说明书

本发明提供一种放电用半导体集成电路以及电源系统，其能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间。在具备多个放电用元件、分别连接了这些多个放电用元件的一方的端子的多个外部端子、能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子的放电用半导体集成电路中，构成为在多个放电用元件的控制端子输入从控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据多个放电用元件被设为导通状态，从对应的外部端子吸取电荷。

技术领域

本发明涉及内置有放电用的元件的放电用半导体集成电路，进一步涉及能够形成多个放电路径并且能够调整放电时间的放电用半导体集成电路以及电源系统。

背景技术

在需要多个电源的CPU(微处理器)、SoC(片上系统)、系统LSI等的设备中，有时规定了开/关的时序(顺序)。例如，在使用I/O用和内核用的2个电源(调节器)的CPU的情况下，2个电源的电位一般而言设为I/O用电源＞内核用电源的关系。这样的设备、系统中，如果I/O用电源和内核用电源的电位关系反转，则有时成为内核的CPU内部的寄生元件导通而导致损坏。因此，在使用多个电源的设备中，需要对开/关时的时序加以制约。

以往，如上述的设备、系统中，在控制关闭时的时序的情况下，通过分立部件(反相器、FET、电阻等)例如构成图4B所示的放电电路，在电源的供给停止(调节器的关闭)时，首先使内核用电源放电，之后使I/O用电源放电。

另外，作为与具备放电电路的基准电压源电路有关的发明，例如有专利文献1公开的发明。该发明中，通过控制信号ENABLE(使能)使放电用的FET导通，由此，使残留在基准电压源的输出电容器的电荷放电而使输出电压迅速地下降。

在通过分立部件构成放电电路的情况下，存在如图4B所示，需要2个控制信号(使能1,2)，且在想使多个电源输出的每一个的放电时间不同的情况下，需要准备多个FET的课题。

另外，在专利文献1公开的发明中，放电时间的变更不容易，并且有放电用的晶体管和输出电压控制用的晶体管的双方同时成为导通状态的可能性，由此，存在可能从电源端子向接地点流动直通电流的课题。

专利文献1：美国专利第6414537号公报

发明内容

本发明着眼于上述的课题而完成，其目的在于，提供能够通过一个控制信号控制多个电源或供给电压的切断时序，且能够容易地变更放电时间的放电用半导体集成电路以及电源系统。

另外，本发明的其他的目的在于，提供能够防止从电源的电流供给路径和基于放电元件的放电路径同时成为激活状态而流动直通电流的放电用半导体集成电路。

为了实现上述目的，本发明是一种放电用半导体集成电路，具备多个放电用元件、分别连接了上述多个放电用元件的一方的端子的多个外部端子、以及能够从外部输入表示内部电路动作的有效/无效的信号的控制用外部端子，构成为在上述多个放电用元件的控制端子输入从上述控制用外部端子输入的信号或以该信号为输入的逻辑电路的输出信号，根据上述多个放电用元件被设为导通状态，从对应的上述外部端子吸取电荷。

根据上述手段，在芯片外部将上述多个放电用元件单独使用或者以并联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。

这里，优选构成为上述多个放电用元件的另一方的端子与共用的接地用外部端子连接。

由此，能够减少设置于芯片的外部端子的数量。

或者，构成为具备分别与上述多个放电用元件的另一方的端子连接的多个外部端子。

由此，在芯片外部将上述多个放电用元件单独使用或者以串联方式连接，从而能够设定吸取电流的大小，由此能够通过一个控制信号控制多个电源或供给电压的切断时序，并且能够容易地变更放电时间。