[发明专利]一种锁相环锁定方法、锁相环电路及通信收发系统

说明书

本发明公开了一种锁相环锁定方法、锁相环电路及通信收发系统，可编程分频器PDIV产生分频反馈信号接入初始相位对齐器IPA中的初始相位检测器IPD的反馈输入端，参考信号输入该初始相位检测器IPD的参考时钟输入端，该初始相位检测器IPD识别出该反馈信号和参考信号的相位差值，初始相位对齐器IPA中的第一有限状态机FSM接收该初始相位检测器IPD产生的与该相位差值对应数字结果，该第一有限状态机FSM累加该数字结果后控制初始相位对齐器IPA中的第一数字时间转换器DTC对该反馈信号或者该参考信号进行延时，解决了高频率低抖动要求下锁相环延缓锁定时间的问题，使得锁相环的鉴反区域的时间变短，锁相环很快进入正常的工作区域。

技术领域

本发明涉及通信领域，具体而言，涉及一种锁相环锁定方法、锁相环电路及通信收发系统。

背景技术

锁相环（Phase-Locked Loop，简称为PLL）是一种能够将输入和反馈端相位锁定的闭环负反馈电路。它可以将外部的输入信号与其内部振荡器的输出信号作比较，最终实现相位和频率同步。当干扰使相位差变化时，系统会通过反馈来调整振荡器的输出相位，逐渐使相位差减小，最终达到锁定状态。在目前，集成互补金属氧化物半导体（ComplementaryMetal Oxide Semiconductor，简称为CMOS ）锁相环已成为模拟、数字和射频通信系统中至关重要的模块，一个性能良好的锁相环甚至能够成为评判一个系统优劣的标准。而作为数/模混合锁相环的代表，电荷泵锁相环（Charge Pump PLL，简称为CPPLL）既有低抖动和的低功耗特点，同时它又具有锁定时间短、锁定相差小等性能优势，现已被广泛应用到各个领域。图1是根据相关技术的电荷泵锁相环的系统架构图，如图1所示，传统的电荷泵锁相环由鉴相鉴频器（Phase/Frequency Detector，简称为PFD）、电荷泵（Charge Pump，简称为CHP）、低通滤波器（Low Pass Filter，简称为LPF ）、压控振荡器（Voltage ControlledOscillator，简称为VCO）以及可编程分频器（Programmer Divider，简称为PDIV）构成。

但随着通信技术不断积累，越来越多的通信协议选用高频信道，许多系统对频率的要求也越来越高，电荷泵锁相环正朝着高频方向全速发展。为了更适应高的频率，设计时需要使用更先进的工艺、更高的晶振频率以及更低的电源电压。然而在高频下抖动的指标要求也越发严苛，为了降低压控振荡器贡献的抖动部分，大部分的高频压控振荡器都会选用多比特电容阵列、低压控振荡器灵敏度（Kvco）从而获取更低的振荡器抖动。从下面的公式1可以发现，这种高频、低电源电压以及低压控振荡器灵敏度（Kvco）的电荷泵锁相环，由压控振荡器（fout）输出经分频器传回到输入端的频率（Fdiv）与晶振的频率（Fref或者fref）会变的几乎一样，这实际上严重了影响到了锁相环的锁定时间。不仅如此，压控振荡器灵敏度（Kvco）的非线性会带来同样的问题，因为初始反馈信号的频率很可能与目标频率几乎一致。

（公式1）

几乎百分百的可能性晶振与分频器反馈回来的信号在最初时刻是不对齐的。这种不对齐行为会让无法真正捕获频率误差的鉴相鉴频器器（PFD）出现较大相差，从而使电荷泵大量的充电或者放电。此时鉴相鉴频器器（PFD）输出的UP或DN脉冲会使压控振荡器的控制电压（Vtune）非常快速地接近电源或地的电压，接下来一直保持刚才向环路滤波器（LPF）的充电或放电行为，但压控振荡器的控制电压（Vtune）保持不变。此时鉴相鉴频器（PFD）的行为相当于进入“鉴反区域”。只有锁相环此刻分频器传回到输入端的信号的周期与晶振周期的微小差值积累到把相差消除时，即晶振与分频器反馈端信号两者相位对齐时，锁相环才开始进入正常鉴别的工作区域，但周期的相近会导致这段时间变得极长，这不仅严重浪费了仿真器数据及仿真时间，同时也增大了锁相环的实际锁定时间。