[发明专利]存储器及其形成方法在审
| 申请号: | 201910496280.2 | 申请日: | 2019-06-10 |
| 公开(公告)号: | CN112071838A | 公开(公告)日: | 2020-12-11 |
| 发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 长鑫存储技术有限公司 |
| 主分类号: | H01L27/108 | 分类号: | H01L27/108 |
| 代理公司: | 上海盈盛知识产权代理事务所(普通合伙) 31294 | 代理人: | 孙佳胤;董琳 |
| 地址: | 230001 安徽省合肥市蜀山*** | 国省代码: | 安徽;34 |
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| 摘要: | |||
| 搜索关键词: | 存储器 及其 形成 方法 | ||
1.一种存储器的形成方法,其特征在于,包括:
提供衬底;
在所述衬底内形成自衬底内部向衬底表面依次层叠的漏极掺杂层、沟道掺杂层以及源极掺杂层;
形成位于所述沟道掺杂层下方且至少部分位于所述漏极掺杂层内的位线,以及贯穿所述位线的第一隔离结构,所述位线和第一隔离结构沿第一方向延伸;
在所述衬底内形成沿第一方向延伸的位于所述位线两侧的第三隔离结构;
在所述衬底内形成位于所述沟道掺杂层内的字线结构,以及贯穿所述字线结构的第二隔离结构,所述字线结构和第二隔离结构沿第二方向延伸。
2.根据权利要求1所述的存储器的形成方法,其特征在于,所述位线和所述第一隔离结构的形成方法包括:在所述衬底内形成若干沿第一方向延伸的第一沟槽,所述第一沟槽包括位于所述沟道掺杂层下方且至少部分位于所述漏极掺杂层内的位线槽、位于所述位线槽上方且与所述位线槽连通的第一分割槽,所述位线槽宽度大于所述第一分割槽宽度;在所述位线槽内形成位线;加深所述第一分割槽,形成贯穿所述位线至所述漏极掺杂层下方的第一隔离槽,并且在所述第一隔离槽内形成第一隔离结构。
3.根据权利要求2所述的存储器的形成方法,其特征在于,所述第一沟槽的形成方法包括:采用各向异性刻蚀工艺刻蚀所述衬底,形成若干沿第一方向延伸的第一分割槽;在所述第一分割槽侧壁形成第一保护层;采用各向同性刻蚀工艺,沿所述第一分割槽底部刻蚀所述衬底,形成所述位线槽。
4.根据权利要求1所述的存储器的形成方法,其特征在于,所述字线结构和所述第二隔离结构的形成方法包括:在所述衬底内形成若干沿第二方向延伸的第二沟槽,所述第二沟槽包括位于所述沟道掺杂层内的字线槽、位于所述字线沟槽上方与所述字线沟槽连通的第二分割槽,所述字线槽宽度大于所述第二分割槽宽度;在所述字线沟槽内形成至少覆盖字线沟槽部分内壁的栅介质层以及位于所述栅介质层表面的字线;加深所述第二分割槽底部,形成贯穿所述字线的第二隔离槽,并且在所述第二隔离槽内形成第二隔离结构。
5.根据权利要求4所述的存储器的形成方法,其特征在于,所述第二沟槽的形成方法包括:采用各向异性刻蚀工艺刻蚀所述衬底,形成若干沿第二方向延伸的第二分割槽;在所述第二分割槽侧壁形成第二保护层;采用各向同性刻蚀工艺,沿所述第二分割槽底部刻蚀所述衬底,形成所述字线槽。
6.根据权利要求1所述的存储器的形成方法,其特征在于,还包括:在所述衬底内形成位于所述漏极掺杂层下方的隔离掺杂层;部分所述位线位于所述隔离掺杂层内。
7.根据权利要求1所述的存储器的形成方法,其特征在于,还包括:在所述字线结构底部与所述位线之间形成掺杂区,所述掺杂区的掺杂浓度大于所述漏极掺杂层的掺杂浓度,且与所述漏极掺杂层具有相同的掺杂类型。
8.一种存储器,其特征在于,包括:
衬底,所述衬底内形成有自衬底内部向衬底表面依次层叠的漏极掺杂层、沟道掺杂层以及源极掺杂层;
位于所述沟道掺杂层下方且至少部分位于所述漏极掺杂层内的位线,以及贯穿所述位线的第一隔离结构,所述位线和第一隔离结构沿第一方向延伸;
位于所述衬底内沿第一方向延伸的位于所述位线两侧的第三隔离结构;
位于所述衬底内且位于所述沟道掺杂层内的字线结构,以及贯穿所述字线结构的第二隔离结构,所述字线结构和第二隔离结构沿第二方向延伸。
9.根据权利要求8所述的存储器,其特征在于,还包括:位于所述漏极掺杂层下方的隔离掺杂层;部分所述位线位于所述隔离掺杂层内。
10.根据权利要求8所述的存储器,其特征在于,还包括:位于所述字线结构底部与所述位线之间的掺杂区,所述掺杂区的掺杂浓度大于所述漏极掺杂层的掺杂浓度,且与所述漏极掺杂层具有相同的掺杂类型。
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H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
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H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
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