[发明专利]内存接口电路、PHY芯片及处理器

权利要求书

1.一种内存接口电路，其特征在于，包括：数据写入电路、数据读取电路、并串转换电路、串并转换电路，其中，

所述数据写入电路与所述并串转换电路连接，所述数据读取电路与所述串并转换电路连接；

所述并串转换电路用于接收内存控制器发送的第一并行信号，将所述第一并行信号转换为第一串行信号，并向所述数据写入电路发送所述第一串行信号；所述串并转换电路用于接收所述数据读取电路发送的第二串行信号，将所述第二串行信号转换为第二并行信号，并向所述内存控制器发送所述第二并行信号；

所述数据读取电路包括数据信号读取模块和同步信号读取模块，所述串并转换电路包括串并转换模块和时钟模块，其中，

所述串并转换模块分别与所述数据信号读取模块和所述时钟模块连接，所述时钟模块还与所述同步信号读取模块连接；

所述时钟模块用于从所述同步信号读取模块接收第三时钟信号，并根据所述第三时钟信号生成第四时钟信号；所述串并转换模块用于从所述数据信号读取模块接收第二串行数据信号，根据所述第四时钟信号将所述第二串行数据信号转换为第二并行数据信号，并向内存控制器输出所述第二并行数据信号。

2.根据权利要求1所述的内存接口电路，其特征在于，所述数据写入电路包括数据信号写入模块和同步信号写入模块，所述并串转换电路包括第一并串转换模块和第二并串转换模块，其中，

所述数据信号写入模块与所述第一并串转换模块连接，所述第一并串转换模块用于接收所述内存控制器发送的第一并行数据信号，将所述第一并行数据信号转换为第一串行数据信号，并向所述数据信号写入模块发送所述第一串行数据信号；

所述同步信号写入模块与所述第二并串转换模块连接，所述第二并串转换模块用于接收所述内存控制器发送的并行控制信号，将所述并行控制信号转换为串行控制信号，并根据所述串行控制信号向所述同步信号写入模块发送同步信号，所述同步信号用于控制所述第一串行数据信号写入内存。

3.根据权利要求2所述的内存接口电路，其特征在于，所述第一并串转换模块包括第一时钟生成单元和第一并串转换单元，其中，

所述第一时钟生成单元和所述第一并串转换单元连接；所述第一时钟生成单元用于生成第一时钟信号，所述第一并串转换单元用于根据所述第一时钟信号将所述第一并行数据信号转换为第一串行数据信号。

4.根据权利要求3所述的内存接口电路，其特征在于，所述第一并串转换模块还包括第一延时单元，所述第一延时单元分别与所述第一并串转换单元和所述数据信号写入模块连接。

5.根据权利要求2所述的内存接口电路，其特征在于，所述第二并串转换模块包括第二时钟生成单元、第二并串转换单元和门控单元，其中，

所述第二时钟生成单元分别与所述第二并串转换单元和所述门控单元连接，所述门控单元还与所述第二并串转换单元连接；所述第二时钟生成单元用于生成第二时钟信号，所述第二并串转换单元用于根据所述第二时钟信号将所述并行控制信号转换为串行控制信号，所述第二时钟生成单元还用于生成同步信号，所述门控单元用于在所述串行控制信号的控制下向所述同步信号写入模块发送所述同步信号。

6.根据权利要求5所述的内存接口电路，其特征在于，所述第二并串转换模块还包括第二延时单元，所述第二延时单元分别与所述门控单元和所述同步信号写入模块连接。

7.根据权利要求1-6任一项所述的内存接口电路，其特征在于，所述时钟模块还根据所述第三时钟信号生成有效标志位，并向所述内存控制器发送所述有效标志位，所述有效标志位用于控制所述内存控制器读取所述串并转换模块的输出。

8.根据权利要求7所述的内存接口电路，其特征在于，所述时钟模块包括滤波单元和第三时钟生成单元，其中，

所述滤波单元分别与所述同步信号读取模块和所述第三时钟生成单元连接，所述第三时钟生成单元还与所述串并转换模块连接。