[发明专利]互连结构、半导体封装及其制造方法

说明书

本发明实施例涉及一种互连结构、半导体封装及其制造方法。一种互连结构包含第一电介质层和第二电介质层。所述第二电介质层被安置在所述第一电介质层上。所述第二电介质层具有第一表面和第二表面，两者均面朝所述第一电介质层。所述第二电介质层的所述第一表面从所述第二电介质层的所述第二表面凹入，且限定凹口。所述第一电介质层的一部分安置于所述凹口内。

技术领域

本公开大体上涉及一种互连结构，且更明确地说涉及一种包含一个以上电介质层的 互连结构及其制造方法。

背景技术

例如内插件/衬底等互连结构常常用于不同电组件之间，例如半导体裸片和主板之间 的电连接/布局。不同电组件可具有不同输入/输出(I/O)端子密度，例如半导体裸片可具 有比主板高的I/O端子密度。可能需要具有高密度电路(例如再分布层)的互连结构，这 可能需要较大尺寸或厚度且可能导致例如焊料短路、翘曲/变形和开裂/分层等缺陷。

发明内容

在一个方面中，根据一些实施例，一种互连结构包含第一电介质层和第二电介质层。 第二电介质层安置在第一电介质层上。第二电介质层具有第一表面和第二表面，两者均 面朝第一电介质层。第二电介质层的第一表面从第二电介质层的第二表面凹入且限定凹 口。第一电介质层的一部分安置于凹口内。

在另一方面中，根据一些实施例，一种半导体封装包含第一互连层和第二互连层。第一互连层具有第一导电层和至少部分覆盖第一导电层的第一电介质层。第二互连层具有第二导电层和至少部分覆盖第二导电层的第二电介质层。第一互连层至少部分由第二互连层包围。第一电介质层的材料不同于第二电介质层的材料。

在又一方面中，根据一些实施例，一种制造互连结构的方法包含：提供载体；在所述载体上形成图案化晶种层；在图案化晶种层上形成图案化金属层；在所述载体上形成 第一电介质层以环绕图案化晶种层和图案化金属层；移除所述载体；移除晶种层以形成 由图案化金属层的表面和第一电介质层的表面限定的凹口；以及在凹口中以及在第一电 介质层的表面上形成第二电介质层。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，各种特征可能未按比例绘制，且图式中，所描绘特征的尺寸可能出于论述的清楚起见而任意增 大或减小。

图1A示出根据本公开的一些实施例的半导体封装的横截面图。

图1B示出根据本公开的一些实施例的半导体封装的一部分的放大视图。

图2示出根据本公开的一些实施例的半导体封装的一部分的横截面图。

图3示出根据本公开的一些实施例的半导体封装的一部分的横截面图。

图4示出根据本公开的一些实施例的半导体封装的横截面图。

图5示出根据本公开的一些实施例的半导体封装的横截面图。

图6示出根据本公开的一些实施例的半导体封装的横截面图。

图7示出根据本公开的一些实施例的半导体装置封装的横截面图。

图8A和8B示出根据本申请的一些实施例的不同类型的半导体装置封装。

图9A、图9B、图9C、图9D、图9E和图9F是根据本公开的一些实施例的各个阶 段处制造的半导体封装的一部分的横截面图。

图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图 10J、图10K、图10L、图10M和图10N是根据本公开的一些实施例的各个阶段处制造 的互连层的横截面图。