[发明专利]高速数据同步电路及数据同步方法在审
| 申请号： | 201910435442.1 | 申请日： | 2019-05-23 |
| 公开（公告）号： | CN110162503A | 公开（公告）日： | 2019-08-23 |
| 发明（设计）人： | 王亮 | 申请（专利权）人： | 灿芯半导体（上海）有限公司 |
| 主分类号： | G06F13/42 | 分类号： | G06F13/42;G06F13/38 |
| 代理公司： | 上海湾谷知识产权代理事务所(普通合伙) 31289 | 代理人： | 李晓星 |
| 地址： | 201203 上海市浦东新区自由*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 高速数据 同步电路 串并转换电路 数据同步 延迟单元 时钟相位调整 时钟延迟单元 数字电路实现 相位调整电路 并行传输 串行传输 动态调整 计算数据 模拟电路 同步问题 数据端 延迟 | ||
1.一种高速数据同步电路，其特征在于，包括：
利用模拟电路实现串行传输转并行传输的串并转换电路；以及
连接所述串并转换电路，并利用数字电路实现数据和时钟相位调整的相位调整电路；
其中，所述相位调整电路设置有：
用于将可调的数据延迟的数值传输给所述串并转换电路的数据延迟输出端；以及
用于将固定的时钟延迟的数值传输给所述串并转换电路的时钟延迟输出端。
2.根据权利要求1所述的高速数据同步电路，其特征在于，所述串并转换电路设置有：
时钟的差分输入端；
数据的差分输入端；
用于将差分输入时钟的8分频时钟输出至所述相位调整电路的8分频时钟输出端；以及
用于将串转并信号输出至所述相位调整电路的串转并信号输出端。
3.一种如权利要求2所述高速数据同步电路的数据同步方法，其特征在于，包括：
把数据延迟输出端和时钟延迟输出端输出的数值均设置到中间值7'h40，
保存当前的串转并信号输出端输出的串转并信号的值；
从中间值7'h40开始，不断增加数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所增加的值为Tac；
从中间值7'h40开始，不断减少数据延迟输出端输出的值，当串转并信号的值从保存的值开始变化时，保存此时数据延迟输出端输出的值所减少的值为Tbd；
当Tac>＝Tbd,设置：数据延迟输出端输出的值＝7'h40-(Tac-Tbd)/2；
当Tac<Tbd，设置：数据延迟输出端输出的值＝7'h40+(Tbd-Tac)/2。
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