[发明专利]封装的半导体器件

说明书

本申请公开封装的半导体器件。封装的半导体器件(300)包括塑封的互连衬底，塑封的互连衬底具有信号层(221)和底部金属层(223)，信号层包括在具有通孔的介电层(222)上的第一和第二通道，底部金属层用于提供接地回波路径。信号层包括接触焊盘，第一和第二通道的迹线包括变窄的迹线区域(221s)，且底部金属层包括含有接地切割区域(223a)的图案化层。DC阻隔电容器(C1、C2、C3、C4)串联在第一和第二通道的迹线内，用于提供AC耦合，DC阻隔电容器在一个接地切割中的上方具有一个极板。集成电路(IC)(210)包括经耦合以接收来自DC阻隔电容器的输出的第一和第二差分输入通道，其中其上的凸块阵列(218)倒装芯片安装到接触焊盘以提供第一和第二差分输出信号。

相关申请的交叉引用

本申请要求于2018年5月23日提交的临时申请序列号62/675,396，标题为“用于高速(56Gbps+)应用的MIS多层FC-QFN封装结构”的权益，其全部内容通过参考并入本文。

技术领域

本公开涉及高速封装的半导体器件。

背景技术

一些高速信号/数据器件(诸如重定时器电路、中继器和时钟合成器)是通常封装在倒装芯片球栅阵列(FC BGA)封装中的高容量和中高引脚数器件，该FC BGA封装为相对较高的成本封装。具有成本效益的替代方案是引线键合BGA封装。然而，高速(>5千兆位/秒(Gbps))的引线键合BGA封装的电气性能相对较差，诸如具有差的插入损耗和差的回波损耗(return loss)。

集成电路(IC)封装可以基于称为塑封互连衬底(MIS)的新兴技术。MIS以专用衬底材料开始，用于选择IC封装。MIS本身由各种供应商开发和销售，然后封装厂通常采用MIS并在其周围组装IC封装，包括添加成型。有些人将MIS称为引导框架。

MIS与传统衬底不同，因为MIS技术包括具有一个或更多个金属层的预塑封结构。每层通常预先配置有至少一个顶部和一个底部铜镀层，在铜层之间具有介电层，该铜层具有通孔以在封装中提供电连接。

发明内容

提供本发明内容是为了以简化的形式介绍所公开的概念的简要选择，这些概念将在下面的详细描述(包括所提供的附图)中进一步描述。本发明内容不旨在限制所要求保护的主题的范围。

通过开发物理结构加上封装中的DC阻隔电容器来提供较便宜的MIS QFN技术(其具有经调谐以提供与传统FC BGA封装类似性能的MIS)，所公开的方面解决了用于高速器件的FC BGA封装的高成本的问题(因为需要满足高电气性能，例如，56Gbps或更高的数据速率)。所公开的性能调谐包括使信号层上的相应迹线(例如，每个通道的负(N)信号迹线和正(P)信号迹线)变窄并提供具有接地切割(ground cuts)的底部金属层，其中变窄的信号迹线延伸超过接地切割并且DC阻隔电容器各自在接地切割上方有一个极板。

所公开的方面包括封装的半导体器件，其包括具有信号层和底部金属层的塑封互连衬底，该信号层包括在具有通孔的介电层上的第一通道和第二通道，以及该底部金属层用于提供接地回波路径。信号层包括接触焊盘，第一和第二通道的迹线包括变窄的迹线区域，并且底部金属层包括含有接地切割区域的图案化层。DC阻隔电容器串联在第一和第二通道的迹线内，用于提供AC耦合，其中DC阻隔电容器在接地切割中的一个上方具有一个极板。IC包括经耦合以接收来自DC阻隔电容器的输出的第一和第二差分输入通道，其中其上的凸块阵列倒装芯片安装到接触焊盘以提供第一和第二差分输出信号。

附图说明

现在将参考附图，附图不一定按比例绘制，其中：

图1A是示例封装的基于MIS QFN的半导体器件的不具有其塑封的部分，该器件具有两个通道，并且每个通道具有两条迹线，总共四条迹线，每条迹线具有串联的DC阻隔电容器。