[发明专利]沟槽栅半导体器件及其制造方法

说明书

本发明公开了一种沟槽栅半导体器件，包括：第一外延层组成的漂移区和形成于漂移区顶部的体区；多个包括栅极沟槽、栅介质层和栅极导电材料层的沟槽栅，原胞区包括多个并联的原胞，各原胞包括一个沟槽栅；在各沟槽栅的两侧分别形成有一个包括屏蔽沟槽、屏蔽介质层和屏蔽导电材料层的屏蔽电极结构，屏蔽沟槽的深度大于栅极沟槽的深度，屏蔽导电材料层填充在屏蔽沟槽中，屏蔽导电材料层用于对沟槽栅底部的漂移区产生横向耗尽，从而降低器件的密勒电容和导通电阻；在体区表面形成有源区；屏蔽导电材料层和源区都通过接触孔连接到由正面金属层组成的源极。本发明还公开了一种沟槽栅半导体器件的制造方法。本发明能提高开关速度以及降低开关损耗。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件；本发明还涉及一种沟槽栅半导体器件的制造方法。

背景技术

现有中低压半导体器件如MOSFET中主要采用沟槽型结构的栅极结构即沟槽栅，沟槽栅会从侧面覆盖沟道区从而形成纵向沟槽，而现有的表面栅结构则会从顶部表面覆盖沟道区从而使得沟道为横向沟道，也就沟槽栅半导体器件能将沟道从横向改为纵向，这样更有利于原胞密度的提高，从而得到较低的导通电阻。但随着沟道面积的增大，栅极电荷会增大，从而会影响器件的开关特性。

如图1所示，是现有沟槽栅半导体器件的结构示意图，以半导体器件为MOSFET且为N型MOSFET为例，现有沟槽栅MOSFET包括：

形成于半导体衬底101表面的N型掺杂的外延层102，漂移区由外延层102组成。

在外延层102的表面中形成有由P型掺杂区如P阱组成的体区103。

漂移区由体区103底部的外延层102组成。

沟槽栅由形成于栅极沟槽内侧表面的栅介质层如栅氧化层104和填充于栅极沟槽中栅极导电材料层如多晶硅栅105。

在体区103的表面形成有源区106。

还包括层间膜107，穿过层间膜107的接触孔108，正面金属层109。正面金属层109图形化形成源极和栅极。

源极对应的接触孔108的底部穿过源区106实现和体区103的接触，源区106和体区103同时通过接触孔108连接顶部的源极。

多晶硅栅105顶部通过对应的接触孔108连接到栅极。图1中，为了减少原胞区中各原胞的沟槽栅之间的间距从而提高沟道密度，往往单独设置栅极引出区，所述栅极引出区中形成有和所述原胞区中的所述沟槽栅同时形成的第二沟槽栅，所述第二沟槽栅中也包括栅极沟槽、栅介质层和栅极导电材料层，图1中的第二沟槽栅中的栅极导电材料层单独采用标记105a标出。所述第二沟槽栅的栅极沟槽的宽度大于所述沟槽栅的栅极沟槽的宽度，所述第二沟槽栅的栅极沟槽和所述沟槽栅的栅极沟槽相连通，所述第二沟槽栅中的栅极导电材料层105a和所述沟槽栅中的栅极导电材料层105相导通，所述沟槽栅中的所述栅极导电材料层105通过连接到所述第二沟槽栅中的栅极导电材料层150a并通过形成于所述第二沟槽栅的栅极导电材料层105a顶部的接触孔108连接到所述栅极。这样在所述沟槽栅的栅极导电材料层105的顶部就不需要在设置接触孔108，从而能减少原胞区的沟槽栅之间的间距。

发明内容

本发明所要解决的技术问题是提供一种沟槽栅半导体器件，能提高开关速度以及降低开关损耗。为此，本发明还提供一种沟槽栅半导体器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅半导体器件包括：

由第一导电类型的第一外延层组成的漂移区。

在所述漂移区顶部的所述第一外延层中形成有第二导电类型的体区。