[发明专利]沟槽式功率半导体组件及其制造方法

说明书

本发明公开一种沟槽式功率半导体组件及其制造方法。在沟槽式功率半导体组件的制造方法中，形成沟槽式栅极结构的步骤是先在沟槽内形成遮蔽电极、底部绝缘层以及上绝缘层。底部绝缘层覆盖沟槽的一下方内壁面，并围绕遮蔽电极。上绝缘层覆盖沟槽的一上方内壁面，且上绝缘层的厚度小于底部绝缘层的厚度。之后，形成层间介电层以及U型屏蔽层于沟槽内。层间介电层设置于上绝缘层与U型屏蔽层之间。之后，通过U型屏蔽层，去除位于沟槽上半部的一部分上绝缘层以及一部分层间介电层，以形成一极间介电层。

技术领域

本发明涉及一种功率半导体组件及其制造方法，特别是涉及一种具有遮蔽电极的沟槽式功率半导体组件及其制造方法。

背景技术

现有的沟槽式功率金属氧化物半导体场效晶体管(Power Metal OxideSemiconductor Field Transistor,Power MOSFET)的工作损失可分成切换损失(switching loss)及导通损失(conducting loss)两大类，其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金属氧化物半导体场效晶体管的切换速度，不利于应用高频电路中。

现有的沟槽式功率金属氧化物半导体场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shielding electrode)，以降低栅极/漏极电容值，并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。因此，可进一步优化外延层的厚度以及阻值。

目前，在形成具有遮蔽电极的沟槽式功率金属氧化物半导体场效晶体管的工艺中，栅氧化层与栅极及遮蔽电极之间的极间介电层是在同一热氧化步骤中完成。也就是说，极间介电层的厚度只略大于或等于栅氧化层。

另一方面，极间介电层通常是通过氧化多晶硅(也就是遮蔽电极)顶部而形成，因此极间介电层的致密性与耐压强度都比栅氧化层低。因此，现有的沟槽式功率金属氧化物半导体场效晶体管中，在栅极与遮蔽电极之间的耐压不足，并且可能在两者之间产生漏电流，进而影响组件可靠度。

发明内容

本发明所要解决的技术问题在于，改善栅极以及遮蔽电极之间的耐压不足或是漏电流，以提升组件可靠度。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种沟槽式功率半导体组件的制造方法。形成一外延层于一基材上。在外延层内至少形成一沟槽，并形成沟槽栅极结构于沟槽内。形成沟槽栅极结构的至少包括下列步骤。在沟槽内形成遮蔽电极、底部绝缘层以及上绝缘层。底部绝缘层覆盖沟槽的下方内壁面，并围绕遮蔽电极。上绝缘层覆盖沟槽的上方内壁面，且上绝缘层的厚度小于底部绝缘层的厚度。之后，形成层间介电层以及U型屏蔽层于沟槽内。层间介电层设置于上绝缘层与U型屏蔽层之间。以及通过U型屏蔽层，去除位于沟槽上半部的一部分上绝缘层以及一部分层间介电层，以形成一极间介电层。

更进一步地，极间介电层被区分为位于遮蔽电极上的一中间部分，以及位于底部绝缘层上的周围部分，中间部分的顶面与周围部分的顶面都高于遮蔽电极的一顶端面，且中间部分的顶面与周围部分的顶面之间非共平面。

更进一步地，极间介电层被区分为位于遮蔽电极上的一中间部分，以及位于底部绝缘层上的周围部分，周围部分凸出中间部分的一顶面，以使极间介电层具有两个相对应的阶梯结构，且两个阶梯结构接触栅极。

更进一步地，极间介电层被区分为位于遮蔽电极上的一中间部分，以及位于底部绝缘层上的周围部分，中间部分凸出于周围部分的一顶面，以使极间介电层具有两个相对应的阶梯结构，且两个阶梯结构接触栅极。

更进一步地，形成遮蔽电极、底部绝缘层以及上绝缘层的步骤包括：形成一初始绝缘层于沟槽内，其中，初始绝缘层覆盖沟槽的内壁面；形成一初始遮蔽电极于沟槽内，其中，初始遮蔽电极位于沟槽的下半部；以及以初始遮蔽电极为屏蔽，去除位于沟槽上半部的一部分初始绝缘层，以形成上绝缘层以及底部绝缘层。