[发明专利]一种匹配晶体负载电容的测试电路及测试方法在审
| 申请号： | 201910326171.6 | 申请日： | 2019-04-23 |
| 公开（公告）号： | CN109975617A | 公开（公告）日： | 2019-07-05 |
| 发明（设计）人： | 黄德华;张坤;冯杰 | 申请（专利权）人： | 晶晨半导体（上海）股份有限公司 |
| 主分类号： | G01R27/26 | 分类号： | G01R27/26;G01R27/28 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 俞涤炯 |
| 地址： | 201203 上海市浦东新区中国*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | 匹配 测试电路 测试信号 时钟单元 时钟信号 晶体负载电容 处理单元 分频单元 输出频率 时钟源信号 输入端连接 测试 单元产生 调整时钟 分频处理 负载电容 基本频率 输出端 检测 钟源 调试 | ||
1.一种匹配晶体负载电容的测试电路，其特征在于，包括：
一处理单元，所述处理单元用于根据一时钟信号，以所述时钟信号为基本频率工作并产生一测试信号；
所述时钟信号由一时钟单元和一分频单元产生，所述分频单元的输入端连接所述时钟单元的输出端，所述时钟单元用于产生一时钟源信号，所述分频单元将所述时钟源信号分频处理以得到所述时钟信号；
通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
2.根据权利要求1所述的测试电路，其特征在于，所述时钟单元包括：
一晶体，所述晶体的第一引脚与第二引脚分别连接接地端，所述晶体的第四引脚连接于所述分频单元的输入端；
一第一电容，连接于所述晶体的第三引脚与接地端之间；
一第二电容，连接于所述晶体的第四引脚与接地端之间；
一第一电阻，连接于所述晶体的第三引脚与第四引脚之间；
一第二电阻，连接于所述分频单元的输出端与所述晶体的第三引脚之间。
3.根据权利要求2所述的测试电路，其特征在于，所述匹配容值通过以下公式得到：
CL＝CL1*CL2/(CL1+CL2)+Cstay；
其中，
CL用于表示所述时钟单元的匹配容值；
CL1用于表示所述第一电容的容值；
CL2用于表示所述第二电容的容值；
Cstay用于表示所述所述晶体的布线容值。
4.根据权利要求1所述的测试电路，其特征在于，所述测试信号通过一脉宽调制接口进行测试。
5.根据权利要求1所述的测试电路，其特征在于，所述测试信号通过一频率计进行测试。
6.一种匹配晶体负载电容的测试方法，其特征在于，用于上述权利要求1-5任意一项所述的测试电路，所述测试方法包括以下步骤：
步骤S1、提供一时钟单元，用于产生并输出一时钟源信号；
步骤S2、提供一分频单元，所述分频单元对所述时钟源信号进行分频处理，并输出一时钟信号；
步骤S3、提供一处理单元，用于根据所述时钟信号为基本频率工作并产生一测试信号，通过检测所述测试信号的输出频率，以调试所述时钟单元的匹配容值。
7.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3之后，判断所述时钟单元的匹配容值是否是最佳参数；
若是，则结束检测；
若否，则重复所述步骤S1与所述步骤S2。
8.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3中，采用一频率计检测所述测试信号的输出频率。
9.根据权利要求6所述的测试方法，其特征在于，于所述步骤S3中，所述测试信号通过一脉宽调制接口进行测试。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于晶晨半导体（上海）股份有限公司，未经晶晨半导体（上海）股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/201910326171.6/1.html，转载请声明来源钻瓜专利网。
