[发明专利]一种提高三维NAND闪存存储器耐久性的方法

说明书

一种提高三维NAND闪存存储器耐久性的方法，基于三维架构NAND闪存存储器，对于进行多次擦除和编程操作的器件，当BER到达用户设定的阈值后，将器件最后保持为擦除状态，再对器件进行退火。若是器件进行擦除/编程操作后，最后存储单元保持状态若为随机写入或是最高态G态的情况，并不会出现这种修复的现象。本发明是在擦除状态下对存储器进行高温退火，在经过此方法的过程以后，得到错误率也相对于普通方法大大减小，采用简单的方法实现了提高三维NAND闪存存储器的耐久性，利用高温退火修复了三维NAND闪存存储器在PE循环中引起的数据损坏。

技术领域

本发明涉及一种用于提高三维NAND闪存存储器耐久性的方法，属于闪存存储器可靠性技术领域。

背景技术

闪存存储器分为两种类型，NAND闪存存储器和NOR闪存存储器，本发明针对NAND闪存存储器，NAND闪存可以达到高存储密度，并且写入和擦除的速度也很快。

NAND闪存存储器根据存储介质的不同分为Floating Gate和Charge Trap两种结构，Floating Gate结构是将电荷存储于多晶硅中，电荷可以在存储层中自由移动，ChargeTrap结构是将电荷存储在氮化硅中，存储在分立陷阱中，电荷不可以在存储层移动。

NAND闪存存储器在市场上的需要日益增加的同时，NAND闪存在技术上也在不断发展。NAND闪存存储器根据存储在每个存储单元中的位数分为SLC、MLC、TLC等几种架构，并且仍在不断发展。器件尺寸的缩小，位成本的降低，从而降低了二维NAND闪存存储器的可靠性。高可靠性的NAND闪存存储器对于NAND闪存存储器应用至关重要。

“摩尔定律”是指芯片上晶体管的数目每隔18～24个月就会增加一倍。但是随着半导体行业的发展，我们进入了“后摩尔时代”。对于NAND闪存存储器来讲，随着浮栅存储器尺寸的不断缩小，多晶硅浮栅和电荷隧穿氧化层的厚度不断地减薄，传统浮栅型存储器的局限性就会越来越突出，二维NAND闪存存储器的问题越来越多，业界开始着眼于三维NAND闪存存储器的发展。三维NAND闪存存储器解决问题的思路不一样，为了提高NAND的容量、降低成本，转而堆叠更多的层数，这样一来，三维NAND闪存的容量、性能、可靠性都有了保证，但是三维闪存存储器也出现与平面结构不同的问题。

图1给出了三维Charge Tarp NAND闪存存储器的基本结构，由里至外依次为核心介质层、多晶硅沟道、隧穿氧化层、电荷俘获层和阻挡氧化层。图1中左侧是三维立体结构,属于Bit Cost Scalable(BICS)结构，BICS工艺使用了先栅极的工艺，交替沉积氧化物层和多晶硅层，后在堆叠层中形成一个通道孔，并填充氧化物-氮化物-氧化物和多晶硅实现。每个单元的基本结构是SONOS(控制栅-阻挡氧化层-电荷俘获层-隧穿氧化层-通道)结构。图1中右侧是BICS横截面图，包括：控制栅、阻挡氧化层、电荷俘获层、隧穿氧化层和多晶硅环形沟道层。在写入状态时，电荷存储在电荷俘获层的陷阱中。

图2给出了TLC 3D NAND的阈值电压分布图。NAND有擦除，写入和读出三个基本的操作，擦除以Block为基本单位，写入和读出以page为基本单位，如图2(a)所示NAND的基本架构图。TLC NAND闪存存储器分为三种不同的页面类型，即LSB，CSB和MSB。TLC带来了存储成本的大幅度降低的同时，也存在着阈值电压窗口的减小，带来了更多的可靠性问题，TLCNAND闪存包含八个分配级别(擦除，A，B......G)，如图2(b)所示。

图3给出了TLC 3D NAND的BER与编程/擦除循环次数关系。随着编程/擦除循环次数的增加，氧化层中负电荷不断堆积，阻挡了部分的控制栅压，增加了阈值电压，BER便会逐渐的增加。图中具体的关系为：蓝色曲线是编程/擦除循环次数为1，200，400...2000之后错误率(BER)的变化，由图可知，随着循环次数的增加，BER呈现非线性的快速增长。