[发明专利]一种动态随机存储器数据传输通道

说明书

本发明公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。包括多条数据传输线，其特征是每条数据传输线由多个串行连接的双向缓冲器组成，每一组双向缓冲器对应一个存储块；其中串行连接的双向缓冲器由两个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，便于设定初始值等优点。

技术领域

本发明公开了一种数据传输通道的结构，特别是动态随机存储器数据传输通道，属于动态随机存储器设计技术领域。

背景技术

动态随机存储器（DRAM），具有多个存储块的区域，这些存储块的区域可以称为存储核心。DRAM读操作的时候，需要将存储核心存储的数据读出并传输到输入输出（DQ）模块，再从DQ驱动数据到外部焊盘；DRAM写操作的时候，需要从外部焊盘输入数据，传输到DQ模块，DQ模块驱动数据到存储核心内。存储核心和DQ之间数据交互，就是通过数据读写数据通道来实现的。数据读写通道，通常是由多组传输线构成。

对于双数据速率（DDR）DRAM 而言，一般都会采用预取技术。最新的DDR3、DDR4、低功耗DDR3(LPDDR3)、低功耗DDR4(LPDDR4)均支持8比特的预取技术。通过预取技术，可以在不改变存储器架构的情况下，最大化数据传输速率。

上述的这些DRAM一次读写的操作过程中，存储核心与数据通道的数据交互比特数为 预取比特数与 I/O位宽的乘积。以LPDDR3为例，支持32位I/O，8比特预取，所以每次读写过程中存储核心与DQ的数据交互为256比特。每个比特对应一组传输线，一共需要256组传输线。而传统的传输线是由2根单独的数据读(DR)线和数据写(DW)线构成，这种结构增加了芯片的版图面积。

发明内容

本发明的目的是提供一种具备有效减小芯片布局面积，防止传输线悬空，便于设定初始值等优点的动态随机存储器数据传输通道。

本发明提供的动态随机存储器数据传输的多路读写数据通道包括多条传输线，每条传输线上有多个串行连接的双向缓冲器和锁存器。每个锁存器沿传输线连接在两个双向缓冲器之间。与传统的串行连接的多个单向缓冲器形成的读写数据通道相比，具有减小芯片布局面积，防止传输线悬空，设定初始值等优点。

本发明提供了存储器数据传输的多路读写数据通道，包括多条数据传输线。

每条数据传输线由多个串行连接的双向缓冲器形成，每一组双向缓冲器对应一个存储块。其中串行连接的双向缓冲器由2个缓冲器构成，第一缓冲器的输出连接到第二缓冲器的输出，第二缓冲器的输出连接到第一缓冲器。

数据传输线有读和写两个方向，读方向是从存储阵列将存储单元读出的一比特的数据传输到输入输出块；写方向是将外部焊盘输入的一比特的数据传输到存储阵列。

缓冲器一个实例包括与非门，或非门，P沟道金属氧化物半导体场效应晶体管（PMOS）以及N沟道金属氧化物半导体场效应晶体管（NMOS）。输入信号连接到与非门的第一输入，使能信号连接到非门的第二输入，与非门的输出连接到PMOS 的栅，输入信号连接到或非门的第一输入，使能信号的反相信号连接到或非门的第二输入，或非门的输出连接到NMOS的栅，PMOS 的漏端与NMOS 的漏端相互连接并连接到输出信号。