[发明专利]一种三维存储器及其编程操作方法

说明书

本申请提供的三维存储器及其编程操作方法，应用于包括多个存储模块堆叠的三维存储器，通过将位于当前编程存储模块下方的某一多层中间冗余层中最下方的中间冗余层的阈值电压编程到小于阈值电压，使该中间冗余层关断。这样就确保耦合电势只发生在该中间冗余层上方，使得原来全局耦合电势的情况变为局部耦合电势。从而能够通过减小沟道耦合有效长度使耦合电势升高，减小编程电压干扰；同时，由于实现了局部耦合电势，关断的中间冗余层下方的存储层的沟道导通电压可以相对于第一沟道导通电压减小，进而减小导通电压干扰。

技术领域

本发明涉及存储器技术领域，尤其涉及一种三维存储器及其编程操作方法。

背景技术

随着微电子产业的发展，半导体存储器的集成度越来越高。三维存储器被提出，尤其3D NAND的应用越来越广泛。

3D NAND结构包括多个存储模块(Block)，每个存储模块中包括多个串，每个串中由下往上依次包括下选择管、下冗余层、存储层、上冗余层和上选择管，在对3D NAND进行编程操作时，给需要编程的串的上选择管提供导通电压，打开该串，使得其成为选择串，而其他串的上选择管提供0V电压，关闭该串，成为非选择串。对于选择串，给所有非编程的存储层提供沟道导通电压，使得非编程存储层对应的沟道导通，然后给待编程的存储层的栅极提供编程电压，对其进行编程。对于非选择串，由于其上下选择管关闭，随着非编程存储层上的导通电压的上升，非选择串的沟道会耦合出电势，从而抑制非选择串的编程存储层的编程。

实际情况中，选择串编程存储层所施加的编程电压会对非选择串编程存储层引起干扰(以下都简称为编程电压干扰)，沟道越长，沟道导通电压越低，导致沟道耦合电势越低，从而编程电压干扰越严重。同时，非编程存储层所施加的电压也会对选择串非编程存储层引起干扰(以下都简称为导通电压干扰)，沟道导通电压越大，作用时间越长，从而导通电压干扰越严重。

而随着3D NAND堆叠层数的增加，沟道长度越来越长，编程电压干扰越来越大；同时，每层存储层所受到的沟道导通电压作用时间也越来越长，导通电压干扰也越来越大。因此，如何降低3D NAND编程电压干扰和导通电压干扰成为亟待解决的问题。

发明内容

有鉴于此，本发明提供一种三维存储器及其编程操作方法，以降低3DNAND堆叠层数较大时，编程电压干扰和导通电压干扰较大的问题。

为实现上述目的，本发明提供如下技术方案：

一种三维存储器的编程操作方法，所述三维存储器包括半导体衬底和位于所述半导体衬底上沿背离所述半导体衬底的方向上自下而上依次堆叠设置的多个存储模块，每个存储模块包括多个层叠设置的存储层；相邻两个存储模块之间设置有多层中间冗余层；

所述编程操作方法包括：

在对最下方存储模块进行编程时，为最下方编程存储层施加编程电压，为最下方存储模块的其他存储层施加第一沟道导通电压；

在完成最下方存储模块的编程后，对当前编程存储模块中的存储层进行编程时，为当前编程存储层施加编程电压，为该模块其他存储层施加第二沟道导通电压；

为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道，使得在所述三维存储器中形成局部耦合电势；

为位于所述最下方中间冗余层下方的所有层施加第三沟道导通电压，所述第三沟道导通电压小于所述第一沟道导通电压。

优选地，所述为位于该当前编程存储模块下方的任意相邻两个存储模块之间的多层中间冗余层自上而下施加渐变电压，使得该多层中间冗余层的最下方中间冗余层的电压小于该中间冗余层的阈值电压，以关断沟道；具体包括：