[发明专利]一种多余度模块同步方法及装置

说明书

本发明实施例提供了一种多余度模块同步方法及装置，应用于两个以上余度模块，所述方法包括：针对每个余度模块，每次到达任务周期的起始时间点，该余度模块的第一同步电路向其他余度模块的第一同步电路发送逻辑电平；在起始时间点之后的第一预设时间段内，判定第一次握手同步成功；在第一次握手结束时，针对每一余度模块，该余度模块的第一同步电路向其他余度模块的第一同步电路发送与逻辑电平表示逻辑相反的相反电平；在第一次握手结束时刻之后的第二预设时间段内，判定第二次握手同步成功。由于在执行任务过程中，每间隔一个任务周期，会对每个余度模块的第一同步电路进行同步，这样减少余度模块间的累积误差。

技术领域

本发明涉及控制计算机领域，特别是涉及一种多余度模块同步方法及装置。

背景技术

余度技术可以使用多个相同的功能模块，接受相同的信息，通过余度表决和检测来获取功能模块的工作状态。应用于余度技术的多余度模块是用于多个相同的功能模块，结束相同任务，从而提高任务可靠性。

目前采用同一个时钟源和复位源驱动多个余度的功能模块(以下简称余度模块)来达到实现余度模块间同步运行，具体的：每个余度模块的时钟输入都是同一个时钟源产生的，再由统一的复位源发出信号，使得多余度模块同时开始工作。

这种方式实现了余度模块间同步运行，然而本申请发明人在实现本发明的过程中，会存在如下问题：

同步时钟源或复位源发生故障，影响余度模块间同步度及影响整个同步过程的执行；并且，余度模块间在执行任务过程中，会因为各余度模块的等待时间与反应时间的差异，会导致在执行任务过程余度模块间的同步度降低，这样在长时间的执行任务过程中，余度模块间会导致累积误差，影响整个同步过程的系统的运行。总之，相关技术余度模块间同步度降低，影响整个同步过程的运行。

发明内容

本发明实施例的目的在于提供一种多余度模块同步方法及装置，用以解决现有技术中余度模块间同步度降低，影响整个同步过程的运行的技术问题。具体技术方案如下：

第一方面，本发明实施提供了一种多余度模块同步方法，应用于两个以上余度模块，所述方法包括：

针对每个余度模块，每次到达任务周期的起始时间点，该余度模块的第一同步电路向其他余度模块的第一同步电路发送逻辑电平，所述第一同步电路是指每个余度模块的处理器中的同步电路；

在所述起始时间点之后的第一预设时间段内，如果每个余度模块的第一同步电路均接收到其他余度模块各自的第一同步电路发送的逻辑电平，则判定第一次握手同步成功；

在所述第一次握手结束时，针对每一余度模块，该余度模块的第一同步电路向其他余度模块的第一同步电路发送与所述逻辑电平表示逻辑相反的电平，并将所述与所述逻辑电平表示逻辑相反的电平，作为相反电平；

在第一次握手结束时刻之后的第二预设时间段内，如果每个余度模块的第一同步电路均接收到其他余度模块各自的第一同步电路发送的所述相反电平，则判定第二次握手同步成功。

进一步的，在所述针对每一余度模块，每次到达任务周期的起始时间点，该余度模块的第一同步电路向其他余度模块的第一同步电路发送逻辑电平之前，所述方法还包括：

针对每个余度模块，在该余度模块上电时，该余度模块的第一同步电路向其他余度模块的第一同步电路发送逻辑电平；

在上电时刻之后的第三预设时间段内，如果每个余度模块的第一同步电路均接收到其他余度模块各自的第一同步电路发送的逻辑电平，则判定第一次握手同步成功；

在所述第一次握手结束时，针对每一余度模块，该余度模块的第一同步电路向其他余度模块的第一同步电路发送与所述逻辑电平表示逻辑相反的电平，并将所述与所述逻辑电平表示逻辑相反的电平，作为相反电平；