[发明专利]细粒度可编程时序控制逻辑模块

说明书

一种细粒度可编程时序控制逻辑模块，包括：可编程时钟模块，位于每个可编程逻辑单元中寄存器的内部时钟路径上，在某个寄存器不满足建立时间和/或保持时间的情况下，内部时钟路径的可编程时钟模块对对应发生情况的寄存器作延时补偿以满足建立时间和/或保持时间。该细粒度可编程时序控制逻辑模块实现了对每个可编程逻辑单元的细粒度可编程，具有良好的灵活性，满足了用户电路的时序要求，减少了由于建立时间和/或保持时间不满足导致的故障率，提高了电路系统的性能及其稳定性。

技术领域

本公开属于数字集成电路技术领域，涉及一种细粒度可编程时序控制逻辑模块。

背景技术

FPGA是一种通用的逻辑电路，与CPU，DSP并称为三大通用信号处理器件。具有灵活性高、并行性高、开发风险低的优点，已广泛的应用于工业控制、航空航天、通信、汽车电子、数据中心、智能处理等领域，并且占据着越来越多的市场份额。作为一种可编程器件，FPGA由可编程逻辑模块(Configurable Logic Block，CLB)、可编程互连资源(ReconfigurableRouting，RR)、可编程输入输出模块(Reconfiguable IO module)、嵌入式IP(块存储器、DSP等)等组成。其中可编程逻辑模块是FPGA的核心，用户电路中的通用逻辑功能都要通过配置CLB来实现。而CLB是由可编程逻辑单元(Basic Logic Element，BLE)构成的。因此研究灵活高效的BLE结构对提升FPGA的功能和性能具有重要的意义。FPGA中可编程逻辑单元的主要功能是为数字系统提供最基本的逻辑功能、算术功能、数据存储功能等。研究者们曾提出过多种BLE实现结构，包括基于传输管、与非门、多路选择器、查找表和与非锥等的结构。综合考虑面积、速度、功耗和实现功能等因素，目前FPGA中普遍采用的是基于查找表结构的可编程逻辑单元。

集成电路在实现方式上可以分为同步电路和异步电路，二者的区别在于是否存在对电路工作进行统一控制的时钟信号。在同步电路设计时，时钟周期取决于关键路径的延时，进一步决定了电路所能工作的最高时钟频率，而电路能否正常工作，取决于保持时间是否满足。由于FPGA芯片的时钟路径延时是固定的，而不同位置的时钟偏差的不确定性导致很难利用固有的时钟偏差来满足建立、保持时间的约束。

除此之外，可编程逻辑块LC一般由多个可编程逻辑单元BLE构成，而多个可编程逻辑单元往往共用时钟，同时考虑到可编程逻辑单元的寄存器往往是同样的上升沿触发寄存器。当用户需要部分BLE为上升触发，部分为下降沿触发时，就需要将这两部分BLE装箱到不同的LC中，限制条件较多。

发明内容

(一)要解决的技术问题

本公开提供了一种细粒度可编程时序控制逻辑模块，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本公开的一个方面，提供了一种细粒度可编程时序控制逻辑模块，包括：

可编程时钟模块，位于每个可编程逻辑单元中寄存器的内部时钟路径上，在某个可编程逻辑单元中寄存器不满足建立时间和/或保持时间的情况下，内部时钟路径的可编程时钟模块对对应发生情况的寄存器作延时补偿以满足建立时间和/或保持时间。

在本公开的一些实施例中，该可编程时钟模块包含：若干路可编程延时单元，分别对应各自的时钟；以及多路选择器，其输入端与若干路可编程延时单元的输出连接，其输出端连接至对应的可编程逻辑单元中寄存器的时钟信号输入端。

在本公开的一些实施例中，多路选择器的输入端还与若干路可编程延时单元对应的时钟的正向和反向同时连接。

在本公开的一些实施例中，在需要下降沿触发的寄存器时，对应反向连接的时钟信号被输入至寄存器的时钟信号输入端。