[发明专利]细粒度可编程时序控制逻辑模块

权利要求书

1.一种细粒度可编程时序控制逻辑模块，其特征在于，包括：

可编程时钟模块，位于每个可编程逻辑单元中寄存器的内部时钟路径上，在某个可编程逻辑单元中寄存器不满足建立时间和/或保持时间的情况下，内部时钟路径的可编程时钟模块对对应发生情况的寄存器作延时补偿以满足建立时间和/或保持时间，

该可编程时钟模块包含：

若干路可编程延时单元，分别对应各自的时钟；以及

多路选择器，其输入端与若干路可编程延时单元的输出连接，其输出端连接至对应的可编程逻辑单元中寄存器的时钟信号输入端，所述多路选择器的输入端还与若干路可编程延时单元对应的时钟的正向和反向同时连接。

2.根据权利要求1所述的细粒度可编程时序控制逻辑模块，其特征在于，在需要下降沿触发的寄存器时，对应反向连接的时钟信号被输入至该需要下降沿触发的寄存器的时钟信号输入端。

3.根据权利要求1所述的细粒度可编程时序控制逻辑模块，其特征在于，当某个可编程逻辑单元的时序不满足设计要求时，其它可编程逻辑单元的延时不作变动，由该不满足设计要求的可编程逻辑单元对应的内部时钟路径上的可编程时钟模块提供一合适的第一延时进行补偿使其满足时序要求。

4.根据权利要求1所述的细粒度可编程时序控制逻辑模块，其特征在于，当数据传输太快，保持时间无法满足时，发射寄存器对应的内部时钟路径上的可编程时钟模块提供一合适的第二延时以推迟数据的发射以满足时序要求。

5.根据权利要求1所述的细粒度可编程时序控制逻辑模块，其特征在于，所述寄存器同时受同步清零信号、异步清零信号、同步置数信号和异步置数信号的控制。

6.根据权利要求1所述的细粒度可编程时序控制逻辑模块，其特征在于，每个可编程逻辑单元包括：k输入功能产生单元，用于实现k个输入的任意逻辑操作，k≥2；以及寄存器，用于实现时序逻辑中的数据寄存；所述k输入功能产生单元通过查找表的形式实现k个输入的任意逻辑操作。

7.根据权利要求1至6中任一项所述的细粒度可编程时序控制逻辑模块，其特征在于，所述寄存器的控制端设置有逻辑门，该逻辑门由SRAM控制，以屏蔽不需要的控制信号。

8.根据权利要求7所述的细粒度可编程时序控制逻辑模块，其特征在于，当位于同一个可配置逻辑单元中的多个可编程逻辑单元中，某一可编程逻辑单元不需要第一控制信号的控制时，利用所述逻辑门实现该第一控制信号对该可编程逻辑单元的屏蔽。